北京理工大学数字电路第七章答案
数字电路与数字电子技术 课后答案第七章
第七章 时序逻辑电路1。
电路如图P7.1所示，列出状态转换表，画出状态转换图和波形图，分析电路功能。
图P7.1 解:（1)写出各级的W.Z 。
D 1=21Q Q ，D 2=Q 1，Z=Q 2CP（ 2 ) 列分析表( 3 ） 状态转换表（4)状态转换图和波形图.图7。
A1 本电路是同步模3计数器。
2. 已知电路状态转换表如表P7.1所示，输入信号波形如图P7.2所示.若电路的初始状态为Q2Q1 = 00，试画出Q2Q1的波形图（设触发器的下降沿触发)。
Q 2 Q 1 D 2 D 1 Q 2n+1 Q 1n+1 Z 0 0 0 1 0 1 0 0 1 1 0 1 0 0 1 0 0 0 0 0 1 1 1 1 0 1 0 1Q 2 Q 1 Q 2n+1 Q 1n+1 Z 0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 1 1 1 0 1 CP表P7.1 XQ 2 Q 1 0 1 00 01 10 11 01/1 10/0 10/0 01/1 11/1 10/0 11/0 00/1Q 2n+1 Q 1n+1/ZCP XQ 1 0 Q 2 0 Z 图P7.2 CPQ 1 0 Q 1 0 Z ( b ) Q 2 Q 1 /Z( a )01/0 11/1 10/1 00/0解:由状态转换表作出波形图3. 试分析图P7.3所示电路，作出状态转换表及状态转换图，并作出输入信号为0110111110相应的输出波形（设起始状态Q 2Q 1 = 00）。
（ a )（ b ）解：（1）写W 。
Z 列分析表J 1 = XQ 2 J 2 = X Z =12Q Q X K 1 = X K 2 =1Q X( 2 ） 作出状态转换表及状态转换图XQ 2 Q 10 1 00 01 10 11 00/1 00/1 00/1 00/1 10/1 11/1 01/111/0 Q 2n+1 Q 1n+1/ZX Q 2 Q 1 J 2 K 2 J 1 K 1 Q 2n+1 Q 1n+1 Z 0 0 0 0 1 0 1 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 0 0 1 0 1 0 0 1 0 1 1 0 1 0 1 0 0 1 1 0 0 1 1 0 0 1 0 11 0 1 1 0 0 0 1 1 1 1 1 0 1 1 1 0 0 1 1 1 1 1 1 0 1 0 1 1 0 CP X 图P7.3CP X Q 1 0 Q 1 0Z 图P7.A2 0 /10 /1 0 /1 1/1 1/1 0/1 1/0 1/1图P7.A3 ( a )01 11 1000（3）作出输出波形图：1 根据状态转换表,作出状态的响应序列，设y = Q 2Q 1 X ： 0 1 1 0 1 1 1 1 1 0 y n ： 0 02 1 0 2 13 3 3 y n+1： 0 2 1 0 2 1 3 3 3 0 Z ： 1 1 1 1 1 1 1 0 0 12 根据状态响应序列画响应的输出波形。
数字电路第七章答案
第七章可编程逻辑器件PLD第一节基本内容一、基本知识点（一）可编程逻辑器件PLD基本结构可编程逻辑器件PLD是70年代发展起来的新型逻辑器件，相继出现了只读存储器ROM、可编程只读存储器PROM、可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL 和可擦写编程逻辑器件EPLD等多个品种，它们的组成和工作原理基本相似。
PLD的基本结构由与阵列和或阵列构成。
与阵列用来产生有关与项，或阵列把所有与项构成“与或”形式的逻辑函数。
在数字电路中，任何组合逻辑函数均可表示为与或表达式，因而用“与门－或门”两级电路可实现任何组合电路，又因为任何时序电路是由组合电路加上存储元件（触发器）构成的，因而PLD的“与或”结构对实现数字电路具有普遍意义。
在PLD中，输入电路中为了适应各种输入情况，每一个输入信号都配有一缓冲电路，使其具有足够的驱动能力，同时产生原变量和反变量输出，为与门阵列提供互补信号输入。
输出电路的输出方式有多种，可以由或阵列直接输出，构成组合方式输出，也可以通过寄存器输出，构成时序方式输出。
输出既可以是低电平有效，也可以是高电平有效；既可以直接接外部电路，也可以反馈到输入与阵列，由此可见PLD的输出电路根据不同的可编程逻辑器件有所不同。
（二）可编程逻辑器件分类1.按编程部位分类PLD有着大致相同的基本结构，根据与阵列和或阵列是否可编程，分为三种基本类型：（1）与阵列固定，或阵列可编程（2）与或阵列均可编程（3）与阵列可编程，或阵列固定归纳上述PLD的结构特点，列于表7-1。
表7-1 各种PLD的结构特点2.按编程方式分类（1）掩膜编程（2）熔丝与反熔丝编程（3）紫外线擦除、电可编程（4）电擦除、电可编程（5）在系统编程（Isp）（三）高密度可编程逻辑器件HDPLD243通常衡量可编程逻辑器件芯片的密度是以芯片能容纳等效逻辑门的数量，一般是以2000为界限，即芯片容纳等效逻辑门小于2000门，称它为低密度可编程逻辑器件或简单的可编程逻辑器件（SPLD），若大于2000等效逻辑门，称为高密度可编程逻辑器件（HDPLD）。
数字电路第七章答案
第七章可编程逻辑器件PLD第一节基本内容一、基本知识点（一）可编程逻辑器件PLD基本结构可编程逻辑器件PLD是70年代发展起来的新型逻辑器件，相继出现了只读存储器ROM、可编程只读存储器PROM、可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL 和可擦写编程逻辑器件EPLD等多个品种，它们的组成和工作原理基本相似。
PLD的基本结构由与阵列和或阵列构成。
与阵列用来产生有关与项，或阵列把所有与项构成“与或”形式的逻辑函数。
在数字电路中，任何组合逻辑函数均可表示为与或表达式，因而用“与门－或门”两级电路可实现任何组合电路，又因为任何时序电路是由组合电路加上存储元件（触发器）构成的，因而PLD的“与或”结构对实现数字电路具有普遍意义。
在PLD中，输入电路中为了适应各种输入情况，每一个输入信号都配有一缓冲电路，使其具有足够的驱动能力，同时产生原变量和反变量输出，为与门阵列提供互补信号输入。
输出电路的输出方式有多种，可以由或阵列直接输出，构成组合方式输出，也可以通过寄存器输出，构成时序方式输出。
输出既可以是低电平有效，也可以是高电平有效；既可以直接接外部电路，也可以反馈到输入与阵列，由此可见PLD的输出电路根据不同的可编程逻辑器件有所不同。
（二）可编程逻辑器件分类1.按编程部位分类PLD有着大致相同的基本结构，根据与阵列和或阵列是否可编程，分为三种基本类型：（1）与阵列固定，或阵列可编程（2）与或阵列均可编程（3）与阵列可编程，或阵列固定归纳上述PLD的结构特点，列于表7-1。
表7-1 各种PLD的结构特点2.按编程方式分类（1）掩膜编程（2）熔丝与反熔丝编程（3）紫外线擦除、电可编程（4）电擦除、电可编程（5）在系统编程（Isp）（三）高密度可编程逻辑器件HDPLD243通常衡量可编程逻辑器件芯片的密度是以芯片能容纳等效逻辑门的数量，一般是以2000为界限，即芯片容纳等效逻辑门小于2000门，称它为低密度可编程逻辑器件或简单的可编程逻辑器件（SPLD），若大于2000等效逻辑门，称为高密度可编程逻辑器件（HDPLD）。
数字电子技术基础_北京理工大学中国大学mooc课后章节答案期末考试题库2023年
数字电子技术基础_北京理工大学中国大学mooc课后章节答案期末考试题库2023年1.逐次渐近型8位A/D转换器中的8位D/A转换器的Vomax=10.2V，若输入为3V，则转换后的数字输出D为：答案:010010112.用ROM设计逻辑电路实现两个两位二进数的全加运算，则需要ROM的地址线和数据线至少为：答案:5，33.存储容量为8k×16位的RAM，地址线有（）根。
答案:134.静态RAM一般采用MOS管的栅极电容来存储信息，必须由刷新电路定期刷新。
答案:错误5.以下触发器电路中能够实现二进制计数器（对输入的时钟进行计数，辨识两个时钟周期）功能的电路有：答案:___6.ROM为只读存储器，因此不能对其进行写操作。
答案:错误7.施密特触发器具有两个稳定状态。
答案:正确8.由555定时器构成的电路如图所示，则此电路能够实现（）功能。
【图片】答案:单稳态触发器9.555定时器构成电路如图所示，则此电路的功能为：【图片】答案:施密特触发器10.【图片】上图可以实现的逻辑功能为：答案:半减器11.下图所示74LS151为8选1数据选择器，当用此器件设计逻辑函数【图片】时，D0D1D2D3D4D5D6D7应分别连接到：【图片】答案:0100101012.如图所示74LS283为四位二进制加法计数器，如果要将输入的8421BCD码D3D2D1D1转换为余3码F3F2F1F0，并且把D3D2D1D1分别接到输入端A3A2A1A0上，则输入端B3B2B1B0和低位进位输入CI分别接到：【图片】答案:0010113.已知TTL反相器电路的参数如下：VOH/ VOL=3.6V/0.3V,IOH/IOL=0.2mA/8mA, IIH/ IIL=20uA/0.4mA ，则其驱动同类门的数量即其扇出系数为多少。
答案:1014.三位环形计数器的模为（）？答案:315.如图所示电路输出信号为00110010。
【图片】答案:正确16.单稳态触发器输出信号的脉宽由输入的触发信号决定。
《数字电路-分析与设计》1--10章习题及解答(部分)_北京理工大学出版社
6-17先分别将‘290接为8421和5421计数器，再分别用M-1=6(QDQCQBQA=0110)8421和(QAQDQCQB=1001)5421置位即可，应特别注意高低位的顺序。波形图和状态图略。
低电平噪声容限：
甲的关门电平大，所以甲在输入低电平时的
抗干扰能力强。
3-6 试说明下列各种门电路中哪些可以将输出端并联使用（输入端的状态不一定相同）。
⑴ 具有推拉式输出级的TTL电路；
⑵ TTL电路的OCபைடு நூலகம்；
⑶ TTL电路的TS门；
⑷ 普通的CMOS门；
⑸ 漏极开路输出的CMOS门；
⑹ CMOS电路的TS门。
6-24应从RCO引出，此时不管分频比为多少，分频关系都是正确的。
6-25画出状态顺序表或状态图即可。
对于图（a），只要注意QB=0时预置，并且DCBA=QD110即可。
由状态图知，这是模6计数器。
对于图（b），只要注意QC=0时预置，并且DCBA=QD100即可。
由状态图知，这是模10计数器。
该电路设计巧妙，QD均为占空比为50%的方波。
3-5 有两个相同型号的TTL“与非”门，对它们进行测试的结果如下：
⑴ 甲的开门电平为1.4V，乙的开门电平为1.5V；
⑵ 甲的关门电平为1.0V，乙的关门电平为0.9V。
试问在输入相同高电平时，哪个抗干扰能力强？在输入相同的低电平时，哪个抗干扰能力强？
解：高电平噪声容限：
甲的开门电平小，所以甲在输入高电平时的抗干扰能力强；
数字电路与数字电子技术 课后答案第七章
第七章 时序逻辑电路1.电路如图P7.1所示，列出状态转换表，画出状态转换图和波形图，分析电路功能。
图P7.1 解：（1）写出各级的W .Z 。
D 1=21Q Q ，D 2=Q 1，Z=Q 2CP( 2 ) 列分析表( 3 ) 状态转换表（4）状态转换图和波形图。
图7.A1本电路是同步模3计数器。
2. 已知电路状态转换表如表P7.1所示，输入信号波形如图P7.2所示。
若电路的初始状态为Q2Q1 = 00，试画出Q2Q1的波形图（设触发器的下降沿触发）。
Q 2 Q 1 D 2 D 1 Q 2n+1 Q 1n+1 Z0 0 0 1 0 1 0 0 1 1 0 1 0 0 1 0 0 0 0 0 1 1 1 1 0 1 0 1Q 2 Q 1 Q 2n+1 Q 1n+1 Z0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 1 1 1 0 1CPCP X Q 1 0Q 2 0 Z CP Q 1 0 Q 1 0Z ( b ) Q 2 Q 1 /Z( a )011解：由状态转换表作出波形图3. 试分析图P7.3所示电路，作出状态转换表及状态转换图，并作出输入信号为0110111110相应的输出波形（设起始状态Q 2Q 1 = 00）。
( a )( b )解：（1）写W .Z 列分析表J K( 2 )CPX图P7.3CPX Q 1 0 Q 1 0 Z图P7.A2（3）作出输出波形图：1 根据状态转换表，作出状态的响应序列，设y = Q 2Q 1 X ： 0 1 1 0 1 1 1 1 1 0 y n ： 0 02 1 0 2 13 3 3 y n+1： 0 2 1 0 2 1 3 3 3 0 Z ： 1 1 1 1 1 1 1 0 0 12 根据状态响应序列画响应的输出波形。
4.。
X ：Z ：0 0 0 0 0 0 0 0 0 0 1 1 0 0 … 解：（1）建立原始的状态转换图和状态转换表 设：A --- 输入“0”以后的状态。
奥鹏北理工《数字电子技术》在线作业标准答案
B F=A+BC
C F=CBA
D F=A+B+C
【答案】：C
6.欲使边沿JK触发器构成T’触发器，则只要使（）。
【选项】：
A JK=01
B JK=11
C JK=10
D JK=00
【答案】：B
7.下列逻辑电路中为时序逻辑电路的是（）。
【选项】：
A变量译码器
B加法器
C数码寄存器
D数据选择器
35.真值表和最小项之和表达式对一个逻辑函数来说不是唯一的。
【选项】：
A错误
B正确
【答案】：A
36.在逻辑代数中，不管是变量还是函数，它们只有0和1两个取值，且表示数量的大小。
【选项】：
A错误
B正确
【答案】：A
37.移位寄存器除了具有暂存数码的功能外，还具有将数码移位的功能。
【选项】：
A错误
B正确
【答案】：B
【选项】：
A２、０
B０、２
C１、０
D０、１
【答案】：A
3.若希望采用触发器设计一个六进制同步计数器，故需要（）个触发器。
【选项】：
A 3
B 2
C 6
D 4
【答案】：A
4.可用于总线结构，分时传输的门电路是（）。
【选项】：
A异或门
B同或门
CＯＣ门
D三态门
【答案】：D
5.逻辑式F=ABC可变换为（）。
【选项】：
【选项】：
A错误
B正确
【答案】：A
26.主从式触发器的一次性翻转问题，是由于将输出状态反馈到输入端，从而使主锁存器的输出不能任意变化而引起的。
数字集成电路分析与设计 第七章答案
CHAPTER 7P7.1. Assume that all nodes start at 0V. The first row outputs will be at DD T V V -. Since thesenodes are also the gate nodes of the second row of transistors, their source nodes will be at 2DD T V V -. Likewise, the last row of transistors have voltages of 3DD T V V -. However, this value is below 0V so we leave them at 0V.1.2V1.2V0.73V 0.73V 0.73V0.33V0.33V0.33V0V0V0VP7.2. (a)(b)(c)(d)P7.3. (a) First calculate V Q .()01.80.51.15Q DD T DD T V V V V V Vγ=-=-+=--=Since this is slightly below 1.3V (voltage at which the PMOS turns on), we assume that the PMOS is slightly on. Since the PMOS’s V GS is quite low (because Q is high) and its V DS is quite high (because Q is low), the transistor is very likely in saturation. Similarly for the NMOS, because its V GS is high and its V DS is low, it’s likely in the linear region. Equating the two currents:()()()()()()()()22,,222211DSNDSN CN NQ Q CN NSDP sat DSN linV N N OX GSN T DSN P sat OX GSP T V GSP T CP PN V N N OX Q T Q P sat OX DD Q T V DD Q T CP PE L N I I W C V V V W v C V V V V E L L W C V V V W v C V V V V V V E L L μμ=---=-++----=--++For simplicity we shall assume that 11Q CN NV E L +≈ and220QV ≈.()()()2N N OX Q T QP sat OX DD Q T DD Q T CP P NW C V V V W v C V V V V V V E L L μ---≈--+Solve to produce:0.0080V Q V ≈When the CLK goes low, the intermediate output suffers from clock feedthough. To calculate the effects of clock feedthrough, let us first compute the capacitances involved. The capacitance from the clock signal to Q is:(.2/)(.2)0.0.4fF GS OL C C fF um um ===The capacitance from the Q to ground is:()()()(),310.2320.2 1.4fF Q DN IN inv d g C C C C W C W =+=+=+=The capacitive feedthrough equation is:()210.04 1.80.05V 0.04 1.41.150.05 1.1VGS CLK Q GS Q Q Q Q C V V C C V V V -∆∆===-++=+∆=-=To get the new value of Q V , first determine the determine the regions of operation of the transistors in the inverter by calculating V S . Then, once again, use the currentequations to determine Q V .Since the new voltage of V Q is still greater than the switching voltage, the transistors are in the same regions:()()()()()()2000460.4100.2810P N sat OX DD Q T Q N N OX Q T DD Q T CP P OXW L v C V V V V W C V V V V V E L C μ---≈---+⨯⨯≈()()()21.8 1.10.50.2270OX C --()()0.016V1.10.5 1.8 1.10.5 4.8≈---+(b) In this case 1.8Q DD V V V == and 0Q V =. Clock feedthrough has no effect since the transmission gate CLK signals cancel each other out.()()()()()()()(),3151515315(23)312.5102100.2110(2)0.23(210)(0.2)312.5101100.2257.532.5pass pass inv d inv eqn g eff g eqn d t R C R C R C W C W C W R C Wps ps ps----=+=+++⎡⎤=⨯⨯+⨯+⨯+⎣⎦⨯⨯=+=P7.4.a. Out A BC =+BBOutb. Out AB BC C =++Outc. ()Out A B C AB ABC AB =+++=+BBOutd. ()()1Out A B C AB ABC AB AB C AB A B =+++=+=+==+OutP7.5.a. ()Out A B C =+b. ()()Out A B C D E =+++ P7.6.a. Out A BC =+c bclkclkV DDb. Out AB BCC =++a bclkclkV DDc.()Out A B C AB ABC AB =+++=+V DDd.()()()Out A B C AB A B C A B AB=+++=+++=+aclkclkV DDP7.7.Assuming that one of the transistors in each transmission gate is being driven by a min-sized inverter:a.()()()()122333passinvRC R R RLERC R R+====b.()()()()()()()()313133313133AAinvCCinvRRC RLERC R RRRC RLERC R R========()()()()339333BBinvRRC RLERC R R====P7.8.a. Out A sel B sel =⋅+⋅b.R inv 6.25k ΩC inv,diff 1.2fF C pass,gate 0.8fF C pass,diff0.8fFR pass 6.25k ΩCpass,diff0.8fFCpass,gate0.8fFfC inv,gate2.4f fFCpass,diff0.8fFc. ()()(),,,,,,2A C inv inv diff pass gate pass diff inv pass inv gate pass gate pass diff t R C C C R R fC C C -=++++++ d. (),,inv inv LOADC out inv diff LOAD inv inv diffR R C t fC C R C f f-=+=+ e.()()()()(),,,,,,,,220inv inv diff pass gate pass diff inv pass inv gate pass gate pass diff inv LOADinv inv diff inv LOAD inv pass inv gate t R C C C R R fC C C R C R C fR C dtR R C df f f =++++++++=+-===3.2=P7.9. In both of these cases, the logical effort is the same due to the fact that the longest pathfrom output to ground is three transistors long. Assume that the CLK arrives ahead of the signals. Then,12()26663R R LE R λλ+== P7.10. We will use 0.18um technology and the node names below:W=4W=4OutFor the two inverter inputs:()()()3230.2 1.2fF inv g C C W ===For the pass gate inputs:()0.4fF pass g C C W ==At node x:()(3)(2) 1.4x eff eff g C C W C W C W fF =++=At node y:()2((2))(2)2y eff g eff C C W C W C W fF =++=At node Out:()((2))(2) 1.2out eff g eff C C W C W C W fF =++=The shortest path is through the one of the G ND input nodes to the output:()()()()min 212.5 1.4212.5 1.247.5x out t RC RC k fF k fF ps =+=+=The longest path is through one of the inverters to the output.()()()()()()max 2312.5 1.4212.52312.5 1.2112.5sx y out t RC RC RC k fF k fF k fF p =++=++=P7.11. At 0t =: DD F V =0X =?Y =.When the a goes high the first time, the voltage at X would be computed using the charge-sharing formula:()101.21V 210F DDX X F C V V C C ===++But because the maximum allowable voltage at node x is 0.734V, set 0.734V X V = Then recomputed V F :()()()()10 1.220.734 1.05V 10F DD X X F F C V C V V C --===When Phi goes down, F DD V V = and V X and V Y remains the same. The next time the Phi goes up, all the internal nodes are 0. When Phi goes down, F DD V V = and V X and V Y remains at 0. P7.12.P7.13.a. The input settings that give you the worst-case charge sharing are any of 1a c e === and both of 0b d ==. Essentially, what you are doing it trying to create the greatest amount of parasitic capacitances without creating a path to G ND .b. Assuming that transistors share nodes to reduce capacitance.()()()()()()()12*11125(3)(5) 5.2fF 333190.2 1.8fF 5.2 1.8 1.34V 5.2 1.8g d g d C C W C W C W C C W W W C V V C C =++==++=====++ The actual voltage would be larger than this since the internal node cannot rise above V DD -V T .c. This circuit fails if the worse case voltage falls below the switching voltage which can be computed to be V S =0.92V. Therefore, the circuit will operate properly. P7.14. Both of these circuits act as latches. When EN is on, there is a path from the output toeither V DD or G ND . The first latch is better than the second because the second latch suffers from charge sharing. When EN is off, there is no path from the output to either of the sources, if IN is switching it is possible for whatever charge that is held on OUT to be shared with the internal nodes between the two NMOS’s or the two PMOS’s. Therefore, the second one is not as good as the first one. P7.15.a.OUT OL X DD TV V V V V ==-b. First, let ’s find the required change in voltage:()()2OUT DD OLX DD T DD T TV V V V V V V V V ∆=-∆=+--=Now, let’s set up the clock feedthrough equation and solve for C b :22b OUT X b XX X T Xb OUT X DD OL TC V V C C V C V C C V V V V V ∆∆=+∆==∆-∆--。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
北京理工大学数字电路第七章答案二进制数10101转换为十进制数后为（） [单选题] *A.15B.21(正确答案)C.18D.10逻辑函数式D+D，简化后结果是（） [单选题] *A.2DB.D(正确答案)C.D²D.0一位十六进制数可以用二进制数来表示，需要二进制的位数是（） [单选题] *A.1B.2C.4(正确答案)D.16当决定某个事件的全部条件都具备时，这件事才会发生。
这种关系称为（） [单选题] *A.或逻辑B.与逻辑(正确答案)C.非D.异或010*********的8421码为（） [单选题] *A.496(正确答案)B.495C.598D.4694位二进制数可用十六进制数来表示，需要十六进制的位数是（） [单选题] *A.1(正确答案)B.2C.3D.48421BCD码用4位二进制数表示十进制数的位数是（） [单选题] *A.1(正确答案)B.2C.3D.4在数字电路中，不属于基本逻辑门是（） [单选题] *A.与门B.或门C.非门D.与非门(正确答案)如图所示门电路，电路实现的逻辑式Y= [单选题] *A.Y=(AB)\B.Y=ABC.Y=A+B(正确答案)D.Y=(A+B)\如图所示的波形图表示的逻辑关系是（）[单选题] *A.F=A·B(正确答案)B.F=A+BC.F=（A·B）\D.F=（A+B）\异或门F=A⊕B两输入端A、B中，A=1，则输出端F为（） [单选题] *A.A⊕BB.B\(正确答案)C.BD.0下列表所示的真值表完成的逻辑函数式为（）[单选题] *A.F=ABB.F=ABC.F=A⊕BD.F=A+B(正确答案)当A=B=0时，能实现F=1的逻辑运算是（） [单选题] *A.F=A·BB.F=A+BC.F=A⊕BD.F=(A+B)\(正确答案)八位二进制数能表示十进制数的最大值是（） [单选题] *A.255(正确答案)B.248C.192D.168将(01101)2转换为十进制数为（） [单选题] *A.13(正确答案)B.61C.51D.25逻辑函数式Y=A+A，化简后的结果是（） [单选题] *A.2AB.A(正确答案)C.1D.A2逻辑函数式Y=EF+E\+F\的逻辑值为（） [单选题] *A.EFB.(EF)\C.0D.1(正确答案)以下表达式中符合逻辑运算法则的是（） [单选题] *=C2B.1+1=10C.A·1=1D.A+1=1(正确答案)当逻辑函数有n个变量时，取值组合有（） [单选题] *A.nB.2nC.n²D.2"(正确答案)二进制数码为(11101)，则对应的十进制数为（） [单选题] *A.29(正确答案)B.28C.13D.14下列说法中与BCD码的性质不符的是（） [单选题] *A.一组四位二进制组成的码只能表示一位十进制B.BCD码是一种人为选定的0~9十个数字的代码C.BCD码是一组四位二进制数，能表示十六以内的任何一个十进制数(正确答案)D.BCD码有多种数字信号和模拟信号的不同之处是（） [单选题] *A.数字信号在大小上不连续，时间上连续，而模拟信号则相反B.数字信号在大小上连续，时间上不连续，而模拟信号则相反C.数字信号在大小、时间上均不连续，而模拟信号则相反(正确答案)D.数字信号在大小、时间上均连续，而模拟信号则相反“与非”运算的结果是逻辑“0”的输入是（） [单选题] *A.全部输入是“0”B.任一输入是“0”C.仅一输人是“0”D.全部输入是“1”(正确答案)相同为“0”不同为“1”，它的逻辑关系是（） [单选题] *A.或逻辑B.与逻辑C.异或逻辑(正确答案)D.同或逻辑一只四输入端或非门，使其输出为“1”的输入变量取值组合有种。
（） [单选题] *A.15B.8C.7D.1(正确答案)函数F=AB+BC，使F=1的输人ABC组合为（） [单选题] *A.ABC=000C.ABC=101D.ABC=110(正确答案)(1001111)2的等值十进制数是（） [单选题] *A.97B.15C.83D.79(正确答案)三变量的全部最小项有（） [单选题] *A.3个B.6个C.8个(正确答案)D.9个“或非”运算的结果是逻辑“1”的输入是（） [单选题] *A.全部输入是“0”(正确答案)B.任意输入是“1”C.仅一输入是“1”D.全部输入是“1”十进制数25用8421BCD码表示为（） [单选题] *A.10101B.00100101(正确答案)D.10101以下表达式中符合逻辑运算法则的是（） [单选题] *A.C+C=2CB.1+1=10C.A·0=1D.A+1=1(正确答案)对某单输入逻辑门电路芯片进行测试时，发现它每一个单元的输出，总是与输入电平不同，这个芯片应该是（） [单选题] *A.集成与门芯片B.集成或门芯片C.集成非门芯片(正确答案)D.集成与非门芯十进制数85转换为二进制数为（） [单选题] *A.1001011B.1010011C.1100101D.1010101(正确答案)二进制数11011转换为十进制数为（） [单选题] *A.32B.27(正确答案)C.64D.128在下列一组数中，与（111001）2相等的是（） [单选题] *A.（39）16(正确答案)B.（65）16C.（57）16D.（43）16逻辑代数中的0和1是代表两种不同的逻辑状态，并不表示数值的大小。
（） [单选题] *A.正确(正确答案)B.错误电子线路中的电信号可分为两大类，一类为模拟信号，另一类为数字信号。
（）[单选题] *A.正确(正确答案)B.错误数字信号是指在时间上和幅值上都是断续变化的离散信号。
（） [单选题] *A.正确(正确答案)B.错误逻辑代数运算A·A=A是错误的。
（） [单选题] *A.正确B.错误(正确答案)逻辑代数运算A+A=A是正确的。
（） [单选题] *A.正确(正确答案)B.错误4位二进制数可用1位十六进制数表示。
[单选题] *A.正确(正确答案)B.错误8421BD码用4位二进制数表示1位十进制数，这是一种最自然、最简单的BCD 码。
（） [单选题] *A.正确(正确答案)B.错误“同或门”的逻辑功能是:当两个输入端的状态相同(都为0或都为1)时输出为0;反之，当两个输入端状态不同(一个为0，另一个为1)时，输出端为1。
（） [单选题] *A.正确B.错误(正确答案)异或门的逻辑功能是:当两个输入端的状态相同(都为0或都为1)时输出为1;反之，当两个输入端状态不同(一个为0，另一个为1)时，输出端为0。
（） [单选题] *A.正确B.错误(正确答案)与非门逻辑功能是:只有当A、B都是0时，Y才为1;否则Y为0。
（） [单选题] *A.正确B.错误(正确答案)或非门逻辑功能是有0出1，全1出0。
（） [单选题] *A.正确B.错误(正确答案)异或门的函数式表示为Y=A⊕B。
（） [单选题] *A.正确(正确答案)B.错误同或门的函数式表示为Y=AB+A\B\。
（） [单选题] *A.正确(正确答案)B.错误二进制数，每个数位规定使用的数码为0、1两个数码，因而其进位基数2，该数位计满2就向其高位进1，即“逢2进1”。
（） [单选题] *A.正确(正确答案)B.错误8421BCD码用4位二进制数表示1位十进制数，每位二进制数都有固定的位权，所以这种代码也称为有权码。
（） [单选题] *A.正确(正确答案)B.错误复合逻辑门电路是具有记忆能力的电路，即输人状态消失后相应的输出状态不会随之消失。
（） [单选题] *A.正确B.错误(正确答案)与门逻辑功能是:有0出1，全1出1。
（） [单选题] *A.正确B.错误(正确答案)或非门逻辑功能是:只有当A、B都是0时，Y才为1;否则Y为0。
（） [单选题] *A.正确(正确答案)B.错误二进制数用下标“2”或“B”来表示，它的每个数位只有2个数码符号，即0或1。
（） [单选题] *A.正确(正确答案)B.错误已知逻辑函数F(A，B)=A⊕B ,该函数值为0的A、B取值组合是() [单选题] *A.00，11(正确答案)B.01，00C.01，10D.01，11基本的逻辑运算有与、或、三种。
[填空题] *_________________________________(答案：非)十进制转换成二进制数，(78)10=( )2。
[填空题] *_________________________________(答案：1001110)二进制数运算，(1+1)2=( )2。
[填空题] *_________________________________(答案：10)逻辑代数运算A+A=()。
[填空题] *_________________________________(答案：A)设异或门的输人信号为A和B，输出函数为F。
若令B=0，则F= [填空题] *_________________________________(答案：A)如图所示门电路，为使F=A\，则B应为[填空题] *_________________________________(答案：0)(1101011)2=( )16。
[填空题] *_________________________________(答案：6B)设同或门的输入信号为A和B，输出函数为F。
若令B=0，则F= [填空题] *_________________________________(答案：A\)。