D触发器的设计
钟控d触 发器设计实验原理
钟控d触发器设计实验原理
钟控D触发器是数字集成电路中的一种重要组成部分，它由六个与非门组成，包括两个基本的RS触发器、时钟控制电路和数据输入电路。
当不向D触发器施加任何时钟输入或在时钟信号的负边沿（下降沿）期间，输出不会发生变化，它将在输出Q处保留其先前的值。
如果时钟信号为高
电平（更准确地说是上升沿/正边沿）并且如果D输入为高电平，则输出也
为高电平，如果D输入为低电平，则输出将变为低的。
因此，在存在时钟
信号的情况下，输出Q跟随输入D。
此外，D触发器也称为维持-阻塞边沿D触发器，由三个SR NAND锁存器构成。
输入级由两个锁存器组成，输出级由一个锁存器组成。
在输入级，数据输入连接到其中的一个NAND锁存器，时钟信号（CLK）并行连接到两
个SR锁存器。
以上内容仅供参考，如需更准确全面的信息，建议查阅相关的专业书籍或咨询专业人士。
抢答器(D触发器方案)
25
26
23
74LS175D VCC 5VΒιβλιοθήκη GND R11 511 GND
14
&
GND
U2A 74LS00D 1 V1 U2B 74LS00D 1MHz 5V GND GND
15
&
三, 电路原理参考图2
VCC VCC R7 511 R8 511 R9 511 R10 511 24 J1 Key = A J3 Key = B 0 27 J4 Key = C J5 Key = D J2 VCC Key = Space 21 22
&
2 LED2 3 LED3 4
25
511
26
23
74LS175D VCC 5V
5
0
SONALERT 200 Hz
14 R11 511
0 U2A 74LS00D
VCC
R1 1.00k 17
16 555_VIRTUAL Timer
OUT
RST DIS THR TRI
15
&
18
R2 1.00k
U2B 74LS00D
CON GND
20 0.1nF C 19 0.47nF Cf
0
�
1 9 4 5 12 13 ~CLR CLK 1D 2D 3D 4D 1Q ~1Q 2Q ~2Q 3Q ~3Q 4Q ~4Q 2 3 7 6 10 11 15 14
LED1 6 R3 511 R4 8 10 12 7 9 11 13 511 LED3 R5 511 LED4 R6 511 U4 0 U3A 74LS20D SONALERT 200 Hz 5 0 4 2 LED2 3
D触发器的设计和仿真
D触发器的设计和仿真
D触发器是数字电路中常见的一种触发器，它可以用于存储一位二进
制数据。
设计和仿真一个D触发器需要以下步骤：
1.确定D触发器的功能需求：D触发器具有一个输入端D、一个时钟
端CLK和一个输出端Q。
当CLK上升沿到来时，D触发器会将输入D的值
存储到输出Q中。
2.设计D触发器的逻辑电路：根据D触发器的功能需求，我们可以设
计逻辑电路来实现。
一种常用的实现方式是使用两个锁存器构成的锁存器
电路。
3.实现逻辑电路的布局和布线：根据设计的逻辑电路，将电路图转化
为电路布局和布线图。
这一步需要考虑电路的物理尺寸和电连接的布局。
4.进行仿真：使用电路设计软件，如TINA等，将设计的电路进行仿真。
仿真可以验证电路的功能是否符合设计需求，并找出可能存在的问题。
5.优化电路设计：根据仿真结果，对电路进行优化。
可能需要对电路
的逻辑设计进行调整，或者改进布局和布线方式，以提高电路的性能。
6.进行电路验证：在优化后，再次进行仿真验证，确保电路的功能和
性能满足设计需求。
7.进行实际制作和测试：最后，将电路进行实际制作，并进行测试。
测试可以包括输入输出波形的测量、电路的稳定性测试等等。
总结：设计和仿真一个D触发器是一个大致的流程，通过逐步优化和
测试，可以得到一个满足设计需求的D触发器电路。
在设计和仿真的过程中，需要运用逻辑电路设计原理、电路布局和布线技术，以及仿真工具等。
通过不断的实验和验证，可以不断改进和优化电路设计，以获得更好的设计结果。
D触发器电路设计
D触发器电路设计D触发器是一种数电元件，常用于数字电路中的时序逻辑设计。
它可以在时钟信号的作用下，根据输入信号的变化来产生输出信号，实现数据的存储、传输和逻辑运算等功能。
在本文中，我们将介绍D触发器电路的设计原理、基本结构以及应用方面的注意事项。
D触发器是由两个互为反相的RS触发器级联构成的，其中一个RS触发器的S输入端与R输入端相连，称为主触发器；另一个RS触发器的S 输入端与R输入端也相连，但是与主触发器反相，称为从触发器。
两个触发器的时钟信号需相同。
主触发器的S输入端接受输入信号D，而从触发器的输入信号始终为主触发器的输出信号。
D触发器的逻辑功能如下：-当时钟信号为上升沿（或下降沿）时，D触发器将当前D输入信号的值复制到输出信号上，使其实现数据的存储；-当时钟信号为下降沿（或上升沿）时，D触发器将保持其输出信号的值不变，即保持数据的传输。
在设计D触发器电路时，我们需要考虑以下几个因素：1.时钟信号的频率和稳定性：时钟信号的频率应满足设计需求，并且具有良好的稳定性，以保证触发器能够按照预期的时序进行工作。
2.输入信号的稳定性：输入信号在时钟信号的作用下可能会发生瞬时变化，因此需要确保输入信号在触发器时钟周期内保持稳定，避免出现脉冲噪声。
3.输出信号的延迟和浮动：D触发器的输出信号在时钟信号作用下会有一定的延迟，并且可能存在浮动。
在设计过程中需要对此进行合理的考虑和处理，以保证输出信号的准确性和稳定性。
4.输入信号的滤波和去抖动：为了确保输入信号在时钟信号的作用下的稳定性，可以采用适当的滤波和去抖动技术，使输入信号不受外界噪声的影响。
在实际应用中，D触发器电路常用于存储器、寄存器、计数器等数字电路中，用于实现数据的存储和传输，以及时序逻辑的控制。
在这些应用中，合理设计和使用D触发器电路可以提高数字电路的性能和可靠性。
总之，D触发器电路是一种重要的数字电路元件，其设计原理和应用需要充分考虑时钟信号的稳定性、输入信号的稳定性、输出信号的延迟和浮动等因素。
D触发器的设计
目录第一章绪论 (1)1.1 简介 (1)1.1.1 集成电路 (1)1.1.2 版图设计 (1)1.2 软件介绍 (2)1.3 标准单元版图设计 (2)1.3.1 标准单元版图设计的概念 (2)1.3.2 标准单元版图设计的历史 (2)1.3.3 标准单元的版图设计的优点 (3)1.3.4 标准单元的版图设计的特点 (3)第二章 D触发器的介绍 (4)2.1 简介 (4)2.2 维持阻塞式边沿D触发器 (4)2.2.1 电路工作过程 (4)2.2.2 状态转换图和时序图 (5)2.3 同步D触发器 (5)2.3.1 电路结构 (5)AHA12GAGGAGAGGAFFFFAFAF2.3.2 逻辑功能 (6)2.4 真单相时钟（TSPC）动态D触发器 (6)第三章 0.35um工艺基于TSPC原理的D触发器设计 (8)3.1 电路图的设计 (8)3.1.1 创建库与视图 (8)3.1.2 基于TSPC原理的D触发器电路原理图 (8)3.2 创建 D触发器版图 (9)3.2.1 设计步骤 (9)3.2.2 器件规格 (11)3.3 设计规则的验证及结果 (11)第四章课程设计总结 (13)参考文献 (14)AHA12GAGGAGAGGAFFFFAFAF第一章绪论1.1 简介1.1.1 集成电路集成电路（Integrated Circuit,简称IC）是20世纪60年代初期发展起来的一种新型半导体器件。
它是经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺，把构成具有一定功能的电路所需的半导体、电阻、电容等元件及它们之间的连接导线全部集成在一小块硅片上，然后焊接封装在一个管壳内的电子器件。
其封装外壳有圆壳式、扁平式或双列直插式等多种形式。
是一种微型电子器件或部件，采用一定的工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗和高可靠性方面迈进了一大步。
d触发器参数设计
d触发器参数设计D触发器是一种常用的数字逻辑电路元件，常用于时序电路和存储电路中。
它的工作原理是通过输入信号的上升沿或下降沿触发，改变输出信号的状态。
本文将从D触发器的参数设计角度出发，探讨其在电路设计中的应用。
D触发器的参数设计中最重要的一个参数是时钟信号，也就是触发信号。
时钟信号的频率和占空比直接影响到D触发器的工作性能。
频率过高会导致信号的延迟和抖动问题，频率过低则会影响电路的响应速度。
占空比过大或过小也会导致触发不稳定。
因此，在设计D触发器时，需要根据实际需要选择合适的时钟信号参数，以保证电路的可靠性和稳定性。
除了时钟信号，D触发器的另一个重要参数是输入信号的灵敏度。
在大多数情况下，D触发器是在上升沿或下降沿触发的，但也有一些特殊情况下需要在其他条件下触发。
因此，在设计D触发器时，需要根据实际需求选择合适的灵敏度参数，以确保电路能够按照预期工作。
D触发器的参数设计还涉及到输入和输出电平的阈值。
输入信号的电平阈值决定了触发器对输入信号的识别能力，过高或过低的阈值都可能导致误判。
而输出信号的电平阈值则决定了触发器的输出电平范围，过高或过低的阈值都可能导致输出信号失真。
因此，在设计D触发器时，需要根据实际情况选择合适的阈值参数，以确保电路的可靠性和准确性。
D触发器的参数设计还需要考虑功耗和面积等因素。
功耗是指D触发器在工作过程中所消耗的能量，通常以静态功耗和动态功耗两种形式存在。
静态功耗是指D触发器在保持状态时的功耗，动态功耗是指D触发器在切换状态时的功耗。
面积是指D触发器所占据的芯片面积，通常以平方微米为单位。
因此，在设计D触发器时，需要在功耗和面积之间进行权衡，选择合适的参数，以满足电路的性能和成本要求。
D触发器的参数设计是电路设计中的重要环节。
时钟信号、输入信号灵敏度、输入输出电平阈值、功耗和面积等参数都需要经过仔细的考虑和选择，以确保电路的可靠性、稳定性和性能。
只有在合理设计参数的基础上，D触发器才能发挥出最佳的作用，实现电路设计的目标。
D触发器的设计范文
D触发器的设计范文D触发器是一种基本的数字逻辑电路元件，以存储和改变信息的形式对输入信号进行处理。
它是数字电路设计中的重要组成部分，广泛应用于计算机、通信系统、控制系统等数字电子产品中。
D触发器的设计包括逻辑功能设计、电路设计等方面，下面将从这两个方面对D触发器的设计进行详细介绍。
1.逻辑功能设计首先，需要确定D触发器的输入和输出信号。
D触发器的输入信号一般分为时钟信号、数据输入信号和复位信号，输出信号即为存储器单元的输出信号。
然后，根据D触发器的逻辑功能特性进行设计。
D触发器的逻辑功能可以通过以下几个方面来设计：1.1时钟控制：D触发器的数据输入信号只有在时钟信号的控制下才能进行存储和更新。
因此，在设计时需要明确时钟信号的作用和控制条件，确保只有在时钟脉冲的上升沿或下降沿才能更新输出信号。
1.2数据存储：D触发器的主要作用是存储输入信号。
在设计时需要确定输入信号的存储方式，是直接存储还是经过逻辑运算后再存储。
同时，还需要考虑存储数据的位数，以适应不同的应用场景和需求。
1.3复位功能：D触发器一般还具有复位功能，用于清除存储的数据。
在设计时需要确定复位信号的作用和控制条件，确保在复位信号有效时能够清除存储的数据。
1.4输出控制：D触发器的输出信号可以通过逻辑门实现不同的输出控制功能。
在设计时需要确定输出信号的控制方式，以满足不同的应用需求。
2.电路设计2.1电路结构：D触发器常见的电路结构有SR触发器、JK触发器、T触发器等。
在设计时需要根据应用需求和电路复杂度等因素选择适合的电路结构，以实现稳定可靠的电路功能。
2.2元件选型：在设计D触发器的电路时，需要选择合适的元件，包括逻辑门、触发器芯片等。
元件的选型需要考虑其性能、价格、可靠性等因素。
2.3电路连线：D触发器的电路连线需要按照逻辑功能设计的要求进行。
在设计时需要合理规划电路连线的路径，保证信号的传输和连接的可靠性。
除了逻辑功能设计和电路设计外，D触发器的设计还需要进行仿真和验证。
D触发器的设计和仿真
D触发器的设计和仿真D触发器是一种基本的数字电路元件，用于存储和传递数字信号。
它在数字系统中具有重要的作用，可用于时序逻辑电路的设计和实现。
以下是关于D触发器的设计和仿真的详细说明。
设计：D触发器是一种双稳态（两个稳定状态之间切换）存储器件，通常由两个反馈电路组成，即RS（复位-设置）锁存器和时钟。
它有一个输入端（称为D输入），一个输出端（称为Q输出），和一个时钟输入端（CLK）。
D-----Clk---，---， ____________，_D，/----&，\/，__________Y在这个电路中，CLK为时钟输入，D为输入信号，Q为输出信号。
当CLK为高电平时，D的输入信号被存储在Q输出端；当CLK为低电平时，Q 输出端的数值保持不变。
仿真：可以使用电路仿真工具来验证和验证D触发器的设计。
其中最常用和广泛使用的电路仿真工具是Spice（Simulation Program with Integrated Circuit Emphasis）。
在Spice中，可以使用硬件描述语言（HDL）来描述电路的连接和元件属性。
以下是一个基于Spice的D触发器仿真的示例代码：```*D触发器M1QCLKVDD0CMOSPL=1uW=0.5uM2QD0VDDCMOSPL=1uW=0.5uM3DCLKGNDGNDCMOSNL=1uW=0.5uR1QOUT1kV1CLK0DC5VV2 D 0 PULSE 0 5 0 50ns 50ns 20us 40us.tran 0.1ns 100us.end```在这个示例中，M1、M2和M3分别代表CMOSP（pMOS）和CMOSN （nMOS）开关，并使用L和W定义它们的尺寸。
R1是输出端电阻，V1和V2分别是时钟输入端和D输入端的电压源。
通过运行这个Spice仿真文件，可以获得D触发器的输入和输出波形，以验证其功能和性能。
总结：。
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目录第一章绪论 (1)1.1 简介 (1)1.1.1 集成电路 (1)1.1.2 版图设计 (1)1.2 软件介绍 (2)1.3 标准单元版图设计 (2)1.3.1 标准单元版图设计的概念 (2)1.3.2 标准单元版图设计的历史 (2)1.3.3 标准单元的版图设计的优点 (3)1.3.4 标准单元的版图设计的特点 (3)第二章 D触发器的介绍 (4)2.1 简介 (4)2.2 维持阻塞式边沿D触发器 (4)2.2.1 电路工作过程 (4)2.2.2 状态转换图和时序图 (5)2.3 同步D触发器 (5)2.3.1 电路结构 (5)2.3.2 逻辑功能 (6)2.4 真单相时钟（TSPC）动态D触发器 (6)第三章 0.35um工艺基于TSPC原理的D触发器设计 (8)3.1 电路图的设计 (8)3.1.1 创建库与视图 (8)3.1.2 基于TSPC原理的D触发器电路原理图 (8)3.2 创建 D触发器版图 (9)3.2.1 设计步骤 (9)3.2.2 器件规格 (11)3.3 设计规则的验证及结果 (11)第四章课程设计总结 (13)参考文献 (14)第一章绪论1.1 简介1.1.1 集成电路集成电路（Integrated Circuit,简称IC）是20世纪60年代初期发展起来的一种新型半导体器件。
它是经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺，把构成具有一定功能的电路所需的半导体、电阻、电容等元件及它们之间的连接导线全部集成在一小块硅片上，然后焊接封装在一个管壳内的电子器件。
其封装外壳有圆壳式、扁平式或双列直插式等多种形式。
是一种微型电子器件或部件，采用一定的工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗和高可靠性方面迈进了一大步。
集成电路发明者为杰克·基尔比（基于硅的集成电路）和罗伯特·诺伊思（基于锗的集成电路）。
当今半导体工业大多数应用的是基于硅的集成电路。
1.1.2 版图设计版图(Layout)是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。
集成电路制造厂家根据版图来制造掩膜。
版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。
不同的工艺，有不同的设计规则。
设计者只有得到了厂家提供的规则以后，才能开始设计。
版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。
很多集成电路的设计软件都有设计版图的功能，Cadence 的Virtuoso的版图设计软件帮助设计者在图形方式下绘制版图。
对于复杂的版图设计，一般把版图设计分成若干个子步骤进行：（1）划分为了将处理问题的规模缩小，通常把整个电路划分成若干个模块。
（2）版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。
（3）布线完成模块间的互连，并进一步优化布线结果。
（4）压缩是布线完成后的优化处理过程，他试图进一步减小芯片的面积。
1.2 软件介绍目前大部分IC 公司采用的是UNIX 系统，使用版本是SunSolaris。
版图设计软件通常为Cadence ，它是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA设计和PCB 设计。
软件操作界面人性化，使用方便，安全可靠，但价格较昂贵。
1.3 标准单元版图设计1.3.1 标准单元版图设计的概念标准单元,也叫宏单元。
它先将电路设计中可能会遇到的所有基本逻辑单元的版图, 按照最佳设计的一定的外形尺寸要求, 精心绘制好并存入单元库中。
实际设计ASIC电路时, 只需从单元库中调出所要的元件版图, 再按照一定的拼接规则拼接, 留出规则而宽度可调的布线通道, 即可顺利地完成整个版图的设计工作了。
基本逻辑单元的逻辑功能不同, 其版图面积也不可能是一样大小的。
但这些单元版图的设计必须满足一个约束条件, 这就是在某一个方向上它们的尺寸必须是完全一致的, 比如说它们可以宽窄不一, 但它们的高度却必须是完全相等的,这就是所谓的“等高不等宽”原则。
这一原则是标准单元设计法得以实施的根本保证。
1.3.2 标准单元版图设计的历史随着集成电路产业迅猛的发展,工艺水平不断提高,集成电路特征尺寸循着摩尔定律不断缩小。
设计芯片时需要考虑的因素越来越多,芯片设计的复杂程度也越来越高。
因而尽可能复用一些已经通过工艺验证的IP核可以提高设计的效率,降低芯片设计的成本。
标准单元库是IP核中很基础也是很重要的一个组成部分。
传统的标准单元库设计方案有一套很复杂的设计流程,不但耗时耗力,而且投入巨大,同时也会在一定程度上制约新工艺的推广。
一种解决办法就是将工艺升级的相关参数通过一定的算法转换成比例因子,用该比例因子对旧工艺条件下设计成熟的标准单元库进行缩放,使工艺升级的效果体现到原来的IP核中,令其可以复用到新的工艺上,这样不但可以大幅度的提高设计效率还可以促进新工艺的推广。
1.3.3 标准单元的版图设计的优点基于标准单元的设计风格是最流行的全定制设计风格中的一种，这种设计要求开发一套全定制掩膜。
在这种设计中，我们把所有常用的逻辑单元都开发出来，明确其特性，并存储在一个标准单元库中。
一个典型的存储库可能包含诸如反相器，与非门，或门，与或非门，或与非门，D闩锁和D触发器等几百种单元。
每种们都可以通过多种方式来实现，以便于为不同扇出提供足够的驱动能力。
例如，反相器可以有标准尺寸，双倍尺寸和四倍尺寸，可供芯片开发者选择合适的尺寸来实现较高的电路速度和版图密度。
1.3.4 标准单元的版图设计的特点需要全套掩膜版，属于定制设计方法；（1）门阵列方法：合适的母片，固定的单元数、压焊块数和通道间距；（2）标准单元方法：可变的单元数、压焊块数、通道间距，布局布线的自由度增大；（3）较高的芯片利用率和连线布通率；（4）依赖于标准单元库，SC库建立需较长的周期和较高的成本，尤其工艺更新时。
第二章 D触发器的介绍2.1 简介锁存器是一种基本的记忆器件，它能够储存一位元的数据。
由于它是一种时序性的电路，所存器是一种基本的记忆器件，它能够储存一位元的数据。
由于它是一种时序性的电路，所以触发器不同于锁存器，它是一种时钟控制的记忆器件，触发器具有一个控制输入讯号(CLOCK)。
CLOCK讯号使触发器只在特定时刻才按输入讯号改变输出状态。
若触发器只在时钟CLOCK由L到H (H到L) 的转换时刻才接收输入，则称这种触发器是上升沿(下降沿) 触发的。
D触发器可用来储存一位的数据。
通过将若干个触发器连接在一起可储存多位元的数据，它们可用来表示时序器的状态、计数器的值、电脑记忆体中的ASCII 码或其他资料。
D触发器是最常用的触发器之一。
对于上升沿触发D触发器来说，其输出Q 只在CLOCK由L到H的转换时刻才会跟随输入D的状态而变化，其他时候Q 则维持不变2.2 维持阻塞式边沿D触发器维持阻塞式边沿D触发器的逻辑图和逻辑符号如图2-3所示。
该触发器由六个与非门组成，其中G1、G2构成基本RS触发器，G3、G4组成时钟控制电路，G5、G6组成数据输入电路。
和分别是直接置0和直接置1端，有效电平为低电平。
分析工作原理时，设和均为高电平，不影响电路的工作。
2.2.1 电路工作过程电路工作过程如图2-1所示。
（a）逻辑图（b）逻辑符号图2-1 维持阻塞型D触发器2.2.2 状态转换图和时序图维持阻塞D触发器的状态转换图如图2-2所示，图(a)为状态转换图，图(b)为时序图。
图2-2 维持阻塞D触发器的状态转换图和时序图2.3 同步D触发器2.3.1 电路结构为了避免同步RS触发器出现R=S=1的情况，可在R和S之间接入非门G5 ，如图2-3所示。
图2-3 同步D触发器2.3.2 逻辑功能表2-3-2同步D触发器的特性表根据特性表可得到在CP＝1时的同步D触发器的驱动表。
2.4 真单相时钟（TSPC）动态D触发器下图所示为一个用TSPC原理构成的上升沿D触发器的电路图。
电路由11个晶体管构成，分为四级。
当时钟信号为低电平时，第一级作为一个开启的锁存器接收输入信号，而第二级的输出节点被预充电。
在此期间，第三级和第四级保持原来的输出状态。
当时钟信号由低电平变换到高电平时，第一级不再开启而且第二级开始定值。
同时，第三级变为开启而且将采样值传送到输出。
注意，最末级(反相器)只用于获得不反相的输出电平。
图2-3基于TSPC原理构成的动态D触发器此电路的掩模板图如图所示。
nMOS 晶体管的器件尺寸的宽长比为（W/L）=(1.5um/350nm)，pMOS晶体管的器件尺寸的宽长比为（W/L）=(2.1um/350nm)。
版图对应的工艺的寄生参数可通过电路的提取决定。
而提取的电路文件用SPICE仿真来确定它的性能。
仿真的TSPC DFF电路的输入，输出波形如图2-5所示。
可见，电路可以工作在500MHz的时钟频率上。
因为他们的设计相对简单，晶体管数目少喝运行速度快高，特别是在高性能设计中，对于传统CMOS电路来说基于TSPC电路时一种较好的选择。
第三章 0.35um工艺基于TSPC原理的D触发器设计3.1 电路图的设计3.1.1 创建库与视图lab1 中创建的库与视图如果仍存在，则没有必要再行创建，直接调用即可。
在CIW 中选择File→open，在弹出窗口中选择如下：Library Name：ZFCell Name：DView Name：Schematic点击OK，打开Schematic Editing 的空白窗口。
以下步骤为创建库与视图的过程。
①在命令解释窗口CIW 中，依次选择File→New→Library，打开New Library窗口。
②在New Library 窗口中，Name 栏输入库文件名ZF（可以自定义），右侧工艺文件（Technology File）栏中，选择最下方的Don’t need a techfile，点击窗口左上角的OK。
③在CIW 中，选择file→new→cellview，打开Create New File 窗口。
④在Create New File 窗口中，Library Name 选取为ZF（与刚才定义一致），Cell Name 设置为D，View Name 选取为Schematic，Tool 栏选取为Composer-Schematic，点击OK，弹出Schematic Editing 的空白窗口。
3.1.2 基于TSPC原理的D触发器电路原理图电路如图3-1 所示3-1 基于TSPC原理的D触发器电路原理图3.2 创建 D触发器版图3.2.1 设计步骤①在CIW 中，选择File→Open，参数设置如下：Library Name ZFCell Name DView Name layout点击OK，打开design 的空白窗口，以下编辑将实现 D 版图结构如图所示。