D触发器设计
D触发器设计
要求：采用0.25um CMOS工艺（SPICE模型，BSIM3.1）设计一个基于传输门结构的D触发器，要求该D触发器带有异步高电平置位。
1)用HSPICE仿真验证该D触发器功能的正确性。
2)利用HSPICE仿真得出该D触发器的建立时间、保持时间和传输延时的值，假设D触发器的负载是该D触发器的数据输入端。
3)请优化该D触发器的晶体管尺寸，使建立时间最小。
4)优化尺寸使传输延时最小。
仿真过程中，输入信号和clock的跳变沿(上升沿时间和下降沿时间)统一为0.2ns。
如下面的clock的例子：vclk clock 0 pulse (0 2.5 0 0.2n 0.2n 4.8n 10n)建立时间定义含混，难以精确确定。
一般减小寄存器数据到clock的时间不会使输出立刻出错，但它会使输出延时增大，所以一般建立时间的定义有两种方法：(b)1、定义成时钟之前数据输入必须有效的时间。
（但有效的含义是什么，难以精确确定）2、定义成使D-Clk时间差与tc-q延时的和最小时寄存器的工作点。
这一点使触发器的延时总开销最小。
即图(b)中斜率45度的点。
X轴和Y轴等比例！在全定制设计中这个值可以比较接近出错点，但在半定制标准单元设计中，寄存器的建立时间和保持时间定义成相对tcq增大一个固定百分比时（一般为5%），数据-时钟的时间差。
注意，这些曲线在0-1和1-0翻转时不同，因此0和1值得建立时间和保持时间是不一样的，另外建立时间和保持时间还和时钟与数据的斜率有关，在非线性模型中用一个二维表格表示。
在本练习中，采用第二种建立时间定义方法。
假定都采用使输出延时比原来增大5%的时间点作为建立时间。
分别测量输出“1”和输出“0”的不同的建立时间。
保持设计的定义与此相似,，同样用输出延时增加5%作为定标点。
主从D触发器电路图：图1建立时间指信号D在clk上升沿之前必须稳定的时间。
传输延迟指从QM到达Q 的时间；保持时间指信号D在clk上升沿之后必须保持稳定的时间。
数字系统设计d触发器
数字系统设计d触发器
数字系统设计D触发器是数字电路中常用的基本元件之一，它可以将输入信号在时钟上升沿时锁存，输出信号在时钟下降沿时更新。
下面我们来详细了解一下D触发器的相关知识。
1. D触发器的基本结构
D触发器由两个与非门和一个反馈路径组成。
其中，一个与非门的输入端连接时钟信号，另一个与非门的输入端连接D输入信号，输出端连接反馈路径，反馈路径的输出端连接第一个与非门的另一个输入端。
这样，当时钟信号上升沿来临时，D输入信号就会被锁存到反馈路径中，输出端会输出相应的信号。
2. D触发器的应用
D触发器在数字电路中有着广泛的应用，例如，它可以被用来实现计数器、寄存器、状态机等电路。
在计数器中，D触发器可以被用来记录输入脉冲的数量；在寄存器中，D触发器可以被用来存储数据；在状态机中，D触发器可以被用来记录当前状态。
3. D触发器的特点
D触发器有着以下几个特点：
（1）D触发器具有较高的稳定性和可靠性，可以在高速数字电路中使用。
（2）D触发器的输出信号只在时钟下降沿时更新，可以有效地避免由于信号传输延迟而导致的错误。
（3）D触发器的反馈路径可以实现电路的锁存功能，可以在数字电路中实现各种复杂的逻辑运算。
4. D触发器的扩展
D触发器可以通过添加预置和清零功能来扩展其功能。
预置和清零功能可以使D触发器在特定条件下自动将输出信号设置为高电平或低电平，从而实现更加复杂的数字电路设计。
总的来说，数字系统设计D触发器是数字电路中非常重要的基本
元件，它可以实现锁存、计数、存储等多种功能。
了解D触发器的基本结构、应用、特点以及扩展，对于数字电路的设计和实现都有着重要的意义。
钟控d触 发器设计实验原理
钟控d触发器设计实验原理
钟控D触发器是数字集成电路中的一种重要组成部分，它由六个与非门组成，包括两个基本的RS触发器、时钟控制电路和数据输入电路。
当不向D触发器施加任何时钟输入或在时钟信号的负边沿（下降沿）期间，输出不会发生变化，它将在输出Q处保留其先前的值。
如果时钟信号为高
电平（更准确地说是上升沿/正边沿）并且如果D输入为高电平，则输出也
为高电平，如果D输入为低电平，则输出将变为低的。
因此，在存在时钟
信号的情况下，输出Q跟随输入D。
此外，D触发器也称为维持-阻塞边沿D触发器，由三个SR NAND锁存器构成。
输入级由两个锁存器组成，输出级由一个锁存器组成。
在输入级，数据输入连接到其中的一个NAND锁存器，时钟信号（CLK）并行连接到两
个SR锁存器。
以上内容仅供参考，如需更准确全面的信息，建议查阅相关的专业书籍或咨询专业人士。
抢答器(D触发器方案)
25
26
23
74LS175D VCC 5VΒιβλιοθήκη GND R11 511 GND
14
&
GND
U2A 74LS00D 1 V1 U2B 74LS00D 1MHz 5V GND GND
15
&
三, 电路原理参考图2
VCC VCC R7 511 R8 511 R9 511 R10 511 24 J1 Key = A J3 Key = B 0 27 J4 Key = C J5 Key = D J2 VCC Key = Space 21 22
&
2 LED2 3 LED3 4
25
511
26
23
74LS175D VCC 5V
5
0
SONALERT 200 Hz
14 R11 511
0 U2A 74LS00D
VCC
R1 1.00k 17
16 555_VIRTUAL Timer
OUT
RST DIS THR TRI
15
&
18
R2 1.00k
U2B 74LS00D
CON GND
20 0.1nF C 19 0.47nF Cf
0
�
1 9 4 5 12 13 ~CLR CLK 1D 2D 3D 4D 1Q ~1Q 2Q ~2Q 3Q ~3Q 4Q ~4Q 2 3 7 6 10 11 15 14
LED1 6 R3 511 R4 8 10 12 7 9 11 13 511 LED3 R5 511 LED4 R6 511 U4 0 U3A 74LS20D SONALERT 200 Hz 5 0 4 2 LED2 3
D触发器的设计和仿真
D触发器的设计和仿真
D触发器是数字电路中常见的一种触发器，它可以用于存储一位二进
制数据。
设计和仿真一个D触发器需要以下步骤：
1.确定D触发器的功能需求：D触发器具有一个输入端D、一个时钟
端CLK和一个输出端Q。
当CLK上升沿到来时，D触发器会将输入D的值
存储到输出Q中。
2.设计D触发器的逻辑电路：根据D触发器的功能需求，我们可以设
计逻辑电路来实现。
一种常用的实现方式是使用两个锁存器构成的锁存器
电路。
3.实现逻辑电路的布局和布线：根据设计的逻辑电路，将电路图转化
为电路布局和布线图。
这一步需要考虑电路的物理尺寸和电连接的布局。
4.进行仿真：使用电路设计软件，如TINA等，将设计的电路进行仿真。
仿真可以验证电路的功能是否符合设计需求，并找出可能存在的问题。
5.优化电路设计：根据仿真结果，对电路进行优化。
可能需要对电路
的逻辑设计进行调整，或者改进布局和布线方式，以提高电路的性能。
6.进行电路验证：在优化后，再次进行仿真验证，确保电路的功能和
性能满足设计需求。
7.进行实际制作和测试：最后，将电路进行实际制作，并进行测试。
测试可以包括输入输出波形的测量、电路的稳定性测试等等。
总结：设计和仿真一个D触发器是一个大致的流程，通过逐步优化和
测试，可以得到一个满足设计需求的D触发器电路。
在设计和仿真的过程中，需要运用逻辑电路设计原理、电路布局和布线技术，以及仿真工具等。
通过不断的实验和验证，可以不断改进和优化电路设计，以获得更好的设计结果。
D触发器电路设计
D触发器电路设计D触发器是一种数电元件，常用于数字电路中的时序逻辑设计。
它可以在时钟信号的作用下，根据输入信号的变化来产生输出信号，实现数据的存储、传输和逻辑运算等功能。
在本文中，我们将介绍D触发器电路的设计原理、基本结构以及应用方面的注意事项。
D触发器是由两个互为反相的RS触发器级联构成的，其中一个RS触发器的S输入端与R输入端相连，称为主触发器；另一个RS触发器的S 输入端与R输入端也相连，但是与主触发器反相，称为从触发器。
两个触发器的时钟信号需相同。
主触发器的S输入端接受输入信号D，而从触发器的输入信号始终为主触发器的输出信号。
D触发器的逻辑功能如下：-当时钟信号为上升沿（或下降沿）时，D触发器将当前D输入信号的值复制到输出信号上，使其实现数据的存储；-当时钟信号为下降沿（或上升沿）时，D触发器将保持其输出信号的值不变，即保持数据的传输。
在设计D触发器电路时，我们需要考虑以下几个因素：1.时钟信号的频率和稳定性：时钟信号的频率应满足设计需求，并且具有良好的稳定性，以保证触发器能够按照预期的时序进行工作。
2.输入信号的稳定性：输入信号在时钟信号的作用下可能会发生瞬时变化，因此需要确保输入信号在触发器时钟周期内保持稳定，避免出现脉冲噪声。
3.输出信号的延迟和浮动：D触发器的输出信号在时钟信号作用下会有一定的延迟，并且可能存在浮动。
在设计过程中需要对此进行合理的考虑和处理，以保证输出信号的准确性和稳定性。
4.输入信号的滤波和去抖动：为了确保输入信号在时钟信号的作用下的稳定性，可以采用适当的滤波和去抖动技术，使输入信号不受外界噪声的影响。
在实际应用中，D触发器电路常用于存储器、寄存器、计数器等数字电路中，用于实现数据的存储和传输，以及时序逻辑的控制。
在这些应用中，合理设计和使用D触发器电路可以提高数字电路的性能和可靠性。
总之，D触发器电路是一种重要的数字电路元件，其设计原理和应用需要充分考虑时钟信号的稳定性、输入信号的稳定性、输出信号的延迟和浮动等因素。
D触发器的设计
目录第一章绪论 (1)1.1 简介 (1)1.1.1 集成电路 (1)1.1.2 版图设计 (1)1.2 软件介绍 (2)1.3 标准单元版图设计 (2)1.3.1 标准单元版图设计的概念 (2)1.3.2 标准单元版图设计的历史 (2)1.3.3 标准单元的版图设计的优点 (3)1.3.4 标准单元的版图设计的特点 (3)第二章 D触发器的介绍 (4)2.1 简介 (4)2.2 维持阻塞式边沿D触发器 (4)2.2.1 电路工作过程 (4)2.2.2 状态转换图和时序图 (5)2.3 同步D触发器 (5)2.3.1 电路结构 (5)AHA12GAGGAGAGGAFFFFAFAF2.3.2 逻辑功能 (6)2.4 真单相时钟（TSPC）动态D触发器 (6)第三章 0.35um工艺基于TSPC原理的D触发器设计 (8)3.1 电路图的设计 (8)3.1.1 创建库与视图 (8)3.1.2 基于TSPC原理的D触发器电路原理图 (8)3.2 创建 D触发器版图 (9)3.2.1 设计步骤 (9)3.2.2 器件规格 (11)3.3 设计规则的验证及结果 (11)第四章课程设计总结 (13)参考文献 (14)AHA12GAGGAGAGGAFFFFAFAF第一章绪论1.1 简介1.1.1 集成电路集成电路（Integrated Circuit,简称IC）是20世纪60年代初期发展起来的一种新型半导体器件。
它是经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺，把构成具有一定功能的电路所需的半导体、电阻、电容等元件及它们之间的连接导线全部集成在一小块硅片上，然后焊接封装在一个管壳内的电子器件。
其封装外壳有圆壳式、扁平式或双列直插式等多种形式。
是一种微型电子器件或部件，采用一定的工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗和高可靠性方面迈进了一大步。
d触发器参数设计
d触发器参数设计D触发器是一种常用的数字逻辑电路元件，常用于时序电路和存储电路中。
它的工作原理是通过输入信号的上升沿或下降沿触发，改变输出信号的状态。
本文将从D触发器的参数设计角度出发，探讨其在电路设计中的应用。
D触发器的参数设计中最重要的一个参数是时钟信号，也就是触发信号。
时钟信号的频率和占空比直接影响到D触发器的工作性能。
频率过高会导致信号的延迟和抖动问题，频率过低则会影响电路的响应速度。
占空比过大或过小也会导致触发不稳定。
因此，在设计D触发器时，需要根据实际需要选择合适的时钟信号参数，以保证电路的可靠性和稳定性。
除了时钟信号，D触发器的另一个重要参数是输入信号的灵敏度。
在大多数情况下，D触发器是在上升沿或下降沿触发的，但也有一些特殊情况下需要在其他条件下触发。
因此，在设计D触发器时，需要根据实际需求选择合适的灵敏度参数，以确保电路能够按照预期工作。
D触发器的参数设计还涉及到输入和输出电平的阈值。
输入信号的电平阈值决定了触发器对输入信号的识别能力，过高或过低的阈值都可能导致误判。
而输出信号的电平阈值则决定了触发器的输出电平范围，过高或过低的阈值都可能导致输出信号失真。
因此，在设计D触发器时，需要根据实际情况选择合适的阈值参数，以确保电路的可靠性和准确性。
D触发器的参数设计还需要考虑功耗和面积等因素。
功耗是指D触发器在工作过程中所消耗的能量，通常以静态功耗和动态功耗两种形式存在。
静态功耗是指D触发器在保持状态时的功耗，动态功耗是指D触发器在切换状态时的功耗。
面积是指D触发器所占据的芯片面积，通常以平方微米为单位。
因此，在设计D触发器时，需要在功耗和面积之间进行权衡，选择合适的参数，以满足电路的性能和成本要求。
D触发器的参数设计是电路设计中的重要环节。
时钟信号、输入信号灵敏度、输入输出电平阈值、功耗和面积等参数都需要经过仔细的考虑和选择，以确保电路的可靠性、稳定性和性能。
只有在合理设计参数的基础上，D触发器才能发挥出最佳的作用，实现电路设计的目标。
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要求：采用0.25um CMOS工艺（SPICE模型，BSIM3.1）设计一个基于传输门结构的D触发器，要求该D触发器带有异步高电平置位。
1)用HSPICE仿真验证该D触发器功能的正确性。
2)利用HSPICE仿真得出该D触发器的建立时间、保持时间和传输延时的值，假设D触发器的负载是该D触发器的数据输入端。
3)请优化该D触发器的晶体管尺寸，使建立时间最小。
4)优化尺寸使传输延时最小。
仿真过程中，输入信号和clock的跳变沿(上升沿时间和下降沿时间)统一为0.2ns。
如下面的clock的例子：vclk clock 0 pulse (0 2.5 0 0.2n 0.2n 4.8n 10n)建立时间定义含混，难以精确确定。
一般减小寄存器数据到clock的时间不会使输出立刻出错，但它会使输出延时增大，所以一般建立时间的定义有两种方法：(b)1、定义成时钟之前数据输入必须有效的时间。
（但有效的含义是什么，难以精确确定）2、定义成使D-Clk时间差与tc-q延时的和最小时寄存器的工作点。
这一点使触发器的延时总开销最小。
即图(b)中斜率45度的点。
X轴和Y轴等比例！在全定制设计中这个值可以比较接近出错点，但在半定制标准单元设计中，寄存器的建立时间和保持时间定义成相对tcq增大一个固定百分比时（一般为5%），数据-时钟的时间差。
注意，这些曲线在0-1和1-0翻转时不同，因此0和1值得建立时间和保持时间是不一样的，另外建立时间和保持时间还和时钟与数据的斜率有关，在非线性模型中用一个二维表格表示。
在本练习中，采用第二种建立时间定义方法。
假定都采用使输出延时比原来增大5%的时间点作为建立时间。
分别测量输出“1”和输出“0”的不同的建立时间。
保持设计的定义与此相似,，同样用输出延时增加5%作为定标点。
主从D触发器电路图：图1建立时间指信号D在clk上升沿之前必须稳定的时间。
传输延迟指从QM到达Q 的时间；保持时间指信号D在clk上升沿之后必须保持稳定的时间。
（1）从图1可以看出，建立时间的路径为I1、T1、I3、I2，忽略时钟反相器的延时。
建立时间：tsetup=3tp_inv+tpd_tx。
优化：由于clk的扇出较多，负载比较大，所以clk的两个本地反相器采用大的尺寸wn=2u，wp=4u以提高驱动能力。
I1为数据输入管，采用中等尺寸wn=1.2u，wp=2.4u为T1提供合适的驱动。
I3的负载接两个反相器，所以尺寸不宜太小，wn=1.2u，wp=2.4u。
对于上升电路其负载为T2, 为减小上升延时，T2设置为最小尺寸。
此外I4也是作为负载端也应将其管子都设为最小尺寸。
（2）传输延时为信号通过T3、I6的时间，传输时间为tcd=tpd_inv+tpd_tx。
优化：传输延时为从Qm到达Q的时间。
数据传输到I2的同时也传输到了I4,所以I4在clk的上升沿就稳定了。
I5可看作为输出的负载，所以I5采用最小尺寸。
I6接I5和下一级D触发器的数据输入端，所以I6尺寸不能过小，wn=1.2u，wp=2.4u。
故为了能更好地驱动I6，T3也不采用最小尺寸，wn=0.5u，wp=0.5u。
（3）D在clk上升沿后必须稳定，D和clk都经过一个反相器后到达T1，所以输入的变化不会比clk更快到达T1，保持时间为0，即thold=0。
优化前D触发器的仿真波形:1—0翻转传输时间和建立时间的测量如图：传输时间Tcqf平均为313ps，增大为1.05倍为329ps，此时对应的建立时间Tsetf=129ps.0—1翻转传输时间和建立时间的测量如图：局部放大图：传输时间Tcqr平均为343ps，增大为1.05倍为361ps，此时对应的建立时间Tsetr=120ps.0—1翻转保持时间和传输时间的测量如图：传输时间Tcq平均为274ps，增大为1.05倍为287ps，此时对应的保持时间Thold=-86.4ps.优化后D触发器的仿真波形：0—1翻转传输时间和建立时间的测量如图：传输时间Tcqr平均为222ps，增大为1.05倍为234ps，此时对应的建立时间Tsetr=118ps.1—0翻转传输时间和建立时间的测量如图：传输时间Tcqf平均为250ps，增大为1.05倍为263ps，此时对应的建立时间Tsetf=161ps.0—1翻转保持时间和传输时间的测量如图：传输时间Tcq平均为224ps，增大为1.05倍为235ps，此时对应的保持时间Thold=-91.9ps.d触发器网表（测建立时间）：************Name:data_flipflop********************.lib "cmos25_level49.lib" TT.global vdd.option post list.param tdtime=7n.param py=7n.ic q=0.subckt inv in outmp out in vdd vdd pmos w=0.5u l=0.25umn out in 0 0 nmos w=0.25u l=0.25u.ends.subckt tg in1 in2 in0 outpmp in0 in1 outp vdd pmos w=0.5u l=0.25umn in0 in2 outp 0 nmos w=0.25u l=0.25u.ends.subckt trigger d clock qx1 clock 1 invx2 1 2 invx3 d 3 invx4 4 5 invx5 6 4 invx6 4 7 invx7 q 9 invx8 10 q invx9 1 2 5 6 tgx10 2 1 3 6 tgx11 2 1 9 10 tgx12 1 2 7 10 tg.endsx1 d clock q triggerx2 q clock q1 triggerc0 q1 0 0.5pvdd vdd 0 2.5vclk clock 0 pulse(0 2.5 tdtime 0.2n 0.2n 4.8n 10n)vd d 0 pulse(0 2.5 py 0.2n 0.2n 9.8n 20n).op.tran 0.01ns 50ns sweep tdtime 7.11n 8n 0.01n.dc vd 0 2.5 0.5.measure tran tsetr trig V(d) val=1.25 rise=1 targ V(clock) val=1.25 rise=1.measure tran tcqr trig V(clock) val=1.25 rise=1 targ V(q) val=1.25 rise=1 .measure tran tsetf trig V(d) val=1.25 fall=1 targ V(clock) val=1.25 rise=2.measure tran tcqf trig V(clock) val=1.25 rise=2 targ V(q) val=1.25 fall=1.endd触发器网表（测保持时间）：************Name:data_flipflop********************.lib "cmos25_level49.lib" TT.global vdd.option post list.param tdtime=7n.param py=7n.ic q=0.subckt inv in outmp out in vdd vdd pmos w=0.5u l=0.25umn out in 0 0 nmos w=0.25u l=0.25u.ends.subckt tg in1 in2 in0 outpmp in0 in1 outp vdd pmos w=0.5u l=0.25umn in0 in2 outp 0 nmos w=0.25u l=0.25u.ends.subckt trigger d clock qx1 clock 1 invx2 1 2 invx3 d 3 invx4 4 5 invx5 6 4 invx6 4 7 invx7 q 9 invx8 10 q invx9 1 2 5 6 tgx10 2 1 3 6 tgx11 2 1 9 10 tgx12 1 2 7 10 tg.endsx1 d clock q triggerx2 q clock q1 triggerc0 q1 0 0.5pvdd vdd 0 2.5vclk clock 0 pulse(0 2.5 tdtime 0.2n 0.2n 4.8n 10n)vd d 0 pulse(2.5 0 py 0.2n 0.2n 9.8n 20n).op.tran 0.01ns 50ns sweep tdtime 6.5n 7.1n 0.01n.dc vd 0 2.5 0.5.measure tran thold trig V(clock) val=1.25 rise=1 targ V(d) val=1.25 fall=1.measure tran tcq trig V(clock) val=1.25 rise=1 targ V(q) val=1.25 rise=1.end优化后d触发器网表（测建立时间）：************Name:data_flipflop:set_up_time********************.lib "cmos25_level49.lib" TT.global vdd.option post list.param load_c=0.5pf.param tdtime=7n.param py=7n.ic q=0.subckt inv in out wp=0.5u wn=0.25ump out in vdd vdd pmos w=wp l=0.25umn out in 0 0 nmos w=wn l=0.25u.ends.subckt tg in1 in2 in0 outp wp=0.5u wn=0.25ump in0 in1 outp vdd pmos w=wp l=0.25umn in0 in2 outp 0 nmos w=wn l=0.25u.ends.subckt trigger d clock qx1 clock 1 inv WN=2U WP=4Ux2 1 2 inv WN=2U WP=4Ux3 d 3 inv WN=1.2U WP=2.4Ux4 4 5 inv WN=0.25U WP=0.5Ux5 6 4 inv WN=1.2U WP=2.4Ux6 4 7 inv WN=1.2U WP=2.4Ux7 q 9 inv WN=0.25U WP=0.5Ux8 10 q inv WN=1.2U WP=2.4Ux9 1 2 5 6 tg wn=0.25u wp=0.25ux10 2 1 3 6 tg wn=0.5u wp=0.5ux11 2 1 9 10 tg wn=0.5u wp=0.5ux12 1 2 7 10 tg wn=0.5u wp=0.5u.endsx1 d clock q triggerx2 q clock q1 triggerc0 q1 0 load_cvdd vdd 0 2.5vclk clock 0 pulse(0 2.5 tdtime 0.2n 0.2n 4.8n 10n)vd d 0 pulse(0 2.5 py 0.2n 0.2n 9.8n 20n).op.tran 0.01ns 50ns sweep tdtime 7.11n 8n 0.01n.dc vd 0 2.5 0.5.measure tran tsetr trig V(d) val=1.25 rise=1 targ V(clock) val=1.25 rise=1.measure tran tcqr trig V(clock) val=1.25 rise=1 targ V(q) val=1.25 rise=1 .measure tran tsetf trig V(d) val=1.25 fall=1 targ V(clock) val=1.25 rise=2.measure tran tcqf trig V(clock) val=1.25 rise=2 targ V(q) val=1.25 fall=1.end优化后d触发器网表（测保持时间）：************Name:data_flipflop:hold_time********************.lib "cmos25_level49.lib" TT.global vdd.option post list.param load_c=0.5pf.param tdtime=7n.param py=7n.ic q=0.subckt inv in out wp=0.5u wn=0.25ump out in vdd vdd pmos w=wp l=0.25umn out in 0 0 nmos w=wn l=0.25u.ends.subckt tg in1 in2 in0 outp wp=0.5u wn=0.25ump in0 in1 outp vdd pmos w=wp l=0.25umn in0 in2 outp 0 nmos w=wn l=0.25u.ends.subckt trigger d clock qx1 clock 1 inv WN=2U WP=4Ux2 1 2 inv WN=2U WP=4Ux3 d 3 inv WN=1.2U WP=2.4Ux4 4 5 inv WN=0.25U WP=0.5Ux5 6 4 inv WN=1.2U WP=2.4Ux6 4 7 inv WN=1.2U WP=2.4Ux7 q 9 inv WN=0.25U WP=0.5Ux8 10 q inv WN=1.2U WP=2.4Ux9 1 2 5 6 tg wn=0.25u wp=0.25ux10 2 1 3 6 tg wn=0.5u wp=0.5ux11 2 1 9 10 tg wn=0.5u wp=0.5ux12 1 2 7 10 tg wn=0.5u wp=0.5u.endsx1 d clock q triggerx2 q clock q1 triggerc0 q1 0 load_cvdd vdd 0 2.5vclk clock 0 pulse(0 2.5 tdtime 0.2n 0.2n 4.8n 10n)vd d 0 pulse(2.5 0 py 0.2n 0.2n 9.8n 20n).op.tran 0.01ns 50ns sweep tdtime 6.5n 7.1n 0.01n.dc vd 0 2.5 0.5.measure tran thold trig V(clock) val=1.25 rise=1 targ V(d) val=1.25 fall=1.measure tran tcq trig V(clock) val=1.25 rise=1 targ V(q) val=1.25 rise=1.end。