IC设计经验总结
芯片制造年度个人总结(3篇)
第1篇一、前言时光荏苒，岁月如梭。
转眼间，我在芯片制造领域已经度过了又一个充满挑战与收获的年度。
回顾过去的一年，我深感自己在专业知识、技能水平、团队协作等方面都取得了显著的进步。
在此，我将对过去一年的工作进行全面的总结，以期为自己未来的发展奠定坚实的基础。
二、工作回顾1. 专业技能提升过去的一年，我始终将提升自己的专业技能放在首位。
通过不断学习，我熟练掌握了以下技能：（1）半导体制造工艺：熟悉硅片制备、晶圆加工、光刻、蚀刻、离子注入、化学气相沉积、物理气相沉积等工艺流程。
（2）设备操作与维护：熟练操作各类半导体制造设备，如光刻机、蚀刻机、离子注入机等，并能进行日常维护与故障排查。
（3）数据分析与处理：掌握数据分析软件，如MATLAB、SPSS等，能够对实验数据进行处理与分析，为工艺优化提供依据。
（4）项目管理：学习并运用项目管理知识，提高工作效率，确保项目按时完成。
2. 项目参与与成果（1）参与某型芯片研发项目，负责工艺优化与实验验证，成功降低了产品良率，提高了产能。
（2）参与某型芯片量产项目，负责工艺改进与设备调试，确保了量产顺利进行。
（3）参与某型芯片研发项目，负责工艺研究与创新，成功开发出新型工艺，为后续产品研发奠定了基础。
3. 团队协作与沟通（1）积极参与团队讨论，与同事分享经验，共同解决问题。
（2）主动承担责任，与团队成员协作，确保项目顺利进行。
（3）与上下游部门保持良好沟通，确保信息畅通，提高工作效率。
三、自我反思1. 专业知识深度不足虽然我在专业技能方面取得了一定的进步，但与行业顶尖人才相比，我的专业知识深度仍有待提高。
在今后的工作中，我将更加注重专业知识的学习，努力提升自己的专业素养。
2. 创新意识有待加强在芯片制造领域，创新是推动行业发展的关键。
尽管我在某些项目上取得了一定的成果，但创新意识仍有待加强。
在今后的工作中，我将积极探索，勇于创新，为行业发展贡献自己的力量。
3. 时间管理能力有待提高过去的一年，我在工作中经常出现时间管理不当的情况，导致工作效率不高。
流片经验
模拟IC设计，在国内兴起的比较晚，目前成熟的很少，大家所作的芯片基本都是在仿TI、Maxim、国半、LT等国际大厂的产品，做到Pin to Pin，Specification也是基本相同，一句话，就是替换原则。
由于国内IC设计公司基本没有自己的工艺厂，用的比较多的就是tsmc，chartered，还有比较便宜的csmc，所以在抄美国和台湾的芯片的时候大部分是只能抄个形似，而无法抄到神似的地步，因为一些特殊的电路，需要特殊的器件结构和掺杂浓度，而改变这一条件对与小的公司来说，价格不菲，风险较大。
所以我针对目前国内较普遍的模拟IC设计现状，提一些不成熟的意见和经验，不当之处还请大侠斧正。
首先，在设计芯片的时候，跑Corner恐怕是大家最熟悉不过的了，ss，fs，tt等，管子、电阻，高压、低压，如果光是用Cadence下面的Corner工具来跑，可能就不够了，因为我需要各种Corner的排列组合。
电流，电压也要给出一定的裕度，比如电流typical值8uA，offset有1uA，那么就还要在跑6uA 和10uA的corner。
这样在跑一个不太大的子电路模块时就可以有3的7至10次方个Corners。
尽管这样的仿真是保守的，但对于未来Wafer的性能，我们的系统就会显的更加Robust。
解决办法就是写Ocean Script，自动运行，一个周末就可以跑完全部Corners（小电路），然后周一来的时候你就会发现自己电路在某个温度、某个条件下的值是你无法忍受的，必须修改电路！然后就是版图。
你不要指望所有的电流镜都是那么准，所有的输入对管都没有offset，这是肯定不可能的，关键是你怎样去减小。
除了电路设计中需要有意识的加大W or L，还要计算，多大的offset会让你的电路完全不work。
版图设计上，十字交叉已经普遍了。
而节省面积似乎和Dummy管非常的矛盾，让人感到很难取舍。
有一种办法就是，可以把一个20/3的mos管身边安放一个20/0.5的Dummy，呵呵，这样大家就不打架了！还有需要注意的东西，比如OSC是个活跃的东西，不仅仅体现在metal上面，它对Sub也是很不服气的，经常会搅的身边的住户鸡犬不宁，特别是喜欢安静的Current bias，OTA等。
关于IC验证经验的总结
关于IC验证经验的总结完整的、详细的设计规范是验证工作的重要起点。
验证工作根据设计规范（Specification）进行，详细的Spec是RTL代码的编写工作的依据，也是验证工作的依据。
当验证过程发现DUT的响应与testbench预计的不符时，需要根据Spec判断是DUT出现错误还是testbench出现错误。
参数化的全局定义∙Register相关位及其数值的全局宏定义。
reg_define.v∙相关路径的全局宏定义。
define_board.v∙系统重要变量的显示信息。
display.v∙与Register相关的比较任务和报错任务。
reg_cmp∙时钟周期参数的定义，一般局部定义，用parameter定义。
存取波形及相应变量的数据，使用`ifdef为全局定义使用1.波形源头文件是VCD波形，但过于庞大，可用来做功耗分析。
$dumpfile(“wave.vcd”);$dumpvars(0,xxx);$dump0ff;$dumpflush;2.SHM波形是Cadence的，可以用simvision打开。
$shm_open(“wave.shm”);$shm_probe(xxx,“AST”);$shm_close;3.FSDB波形是Novas的，可以用nwave打开。
$fsdbDumpfile(“wave.fsdb”);$fsdbDumpvars(0,xxx);4.VPD波形是Synopsys的，可以用dve打开。
$vcdplusfile(“wave.vpd”);$vcdpluson(0,xxx);5.变量的存取，可以使用宏来选择变量的存取与否与存取时间使用。
`ifdef SAVE_LROUTstart_save=1’b1;#(10e6)stop_save=1’b1;`endifxxx=$fopen(“xxx”,“w”);if(start_save&&!stop_save)$fwrite(xxx,“%f\n”,x);$fclose;测试案例，case1．case本身尽可能模块化。
模拟IC设计知识分享(1)
模拟IC设计知识分享(1)最近刚好要考AAIC了，于是就想着怎么把考试的知识点总结起来分成章节。
本来想画成思维导图，但一是很多公式很多图，二是知识点间相互都有联系，也着实不太好具象化。
模拟电路就是折中的艺术，硬要画成放射状也是有点难为我了。
不如就写成文章，不仅能帮助我learning by teaching，说不定也能造福点后人。
MOS管作为模拟IC的基础组成部分，掌握MOS的各项特性是重中之重。
但由于MOS管其实是一个特性非常复杂，且无法用一个简单模型做出概括的非线性器件，我们也有必要对其进行一定的简化。
我们首先介绍MOS的基本结构和简化模型。
一、MOS管三维结构MOS管符号[1]典型的NMOS拥有四个端口，分别是栅极(gate)，源极(source)，漏极(drain)和衬底(body/bulk)。
MOS管是一种将电压转化为电流的器件，可以简单理解为一个压控电流源，以栅极和源极间的电压控制流过漏极和源极的电流。
根据各个端口间电压的不同，MOS管还可以分为三个工作区域，分别为截止区(cut-off region)，线性区/三极管区(triode region)和饱和区(saturation region)。
我们可能已经了解MOS管可以用作开关，也可以对信号进行放大。
当MOS管用作开关时，它就工作在线性区；而当用作放大器时，它需要工作在饱和区。
在进一步分析每个工作区域的特性和条件之前，我们首先把这个抽象模型和实际世界的MOS管这一半导体器件对应起来。
NMOS管三维结构[2]上图所示是一个NMOS的结构图。
器件制作在p型衬底(substrate)上，两个n离子掺杂区形成源极和漏极，并通过金属引出。
早期MOS管的栅极由金属层制成(如图，这也是MOSFET名字中第一个M-Metal的由来)，但现今大部分的MOS 管采用多晶硅(poly)来制作栅极，而名字却没有随之修改。
当然多晶硅和金属制作栅极各有利弊，还请详见半导体物理一书。
模拟IC设计流程总结
模拟IC设计流程总结IC（集成电路）设计是将大量的电子元件和电路结构集成到一个芯片中，从而实现特定功能的过程。
在IC设计的过程中，主要包括前端设计和后端设计两个阶段。
本文将对IC设计流程进行总结。
1. 需求分析和规划阶段：在这个阶段，首先需要从市场和客户需求出发，进行需求分析，明确集成电路的功能需求和性能要求。
然后进行技术规划，选择合适的工艺和芯片架构，制定项目计划，并确定预算。
这个阶段的关键是明确设计目标和要求。
2. 前端设计阶段：前端设计阶段主要包括电路设计、逻辑设计和验证三个步骤。
电路设计是将电路图转化为电路元件模型，进行电路分析和优化。
设计人员需要根据电路的功能需求，选取合适的电路拓扑结构和电路元件，通过仿真和优化，得到一个满足要求的电路设计。
逻辑设计是将电路设计转化为逻辑功能的描述，通常使用HDL（硬件描述语言）进行设计。
设计人员需要根据电路的功能需求，使用HDL进行逻辑门级的设计和验证，保证逻辑功能的正确性。
验证是对电路和逻辑设计进行功能和性能的验证。
验证可以分为功能仿真和时序仿真两个层次。
功能仿真是对设计的逻辑功能进行验证，可以使用软件仿真工具进行仿真。
时序仿真是为了验证电路的时序特性，包括时钟频率、延迟等参数。
3. 后端设计阶段：后端设计阶段主要包括物理设计和验证两个步骤。
物理设计是将逻辑设计转化为布局设计和布线设计。
布局设计是将电路的逻辑单元进行合理的布置，包括电路的位置、大小和布局。
布线设计是将电路的逻辑单元通过合适的连线进行连接，形成电路结构。
物理设计需要考虑电路的功耗、时序、面积等多个方面的要求。
验证是对物理设计的正确性进行验证。
物理设计可以通过布局、布线规则的检查和仿真，确保物理设计满足电路的功能和性能要求。
4. 芯片制造和测试阶段：芯片制造是将IC设计转化为实际的芯片制造过程。
制造流程包括掩膜制作、衬底制作、外延、掺杂、化学机械抛光、光刻、蚀刻等工艺步骤，最终得到集成电路芯片。
ic设计中面积优化的方法与技巧
ic设计中面积优化的方法与技巧IC设计中面积优化的方法与技巧在集成电路（IC）设计中，面积优化是一项关键任务。
随着电子器件的不断发展，要求在有限的空间内集成更多的功能和性能。
因此，设计工程师需要采用各种方法和技巧来最大程度地减小芯片的面积，以实现更高的性能和更低的成本。
本文将介绍一些常用的面积优化方法与技巧。
1. 线宽与间距优化在IC设计中，通过优化线宽和间距的选择，可以显著减小芯片的面积。
通常情况下，线宽和间距越小，芯片的面积就越小。
然而，线宽和间距过小可能导致电路的可靠性和性能问题。
因此，在进行优化时，需要权衡面积和性能之间的关系。
2. 布局优化布局优化是另一个重要的面积优化技巧。
通过合理的布局设计，可以最大程度地利用芯片的空间，减小电路的面积。
例如，将相关的电路模块放置在靠近一起的位置，可以减少电路之间的连线长度，从而减小面积。
此外，布局优化还包括通过合理的组织和排列电路元件，减少芯片中的空白区域。
3. 逻辑优化逻辑优化是通过改进电路的逻辑结构来减小芯片的面积。
通过优化逻辑门的数量和类型，可以减少电路的复杂度，从而减小面积。
例如，通过合并多个逻辑门或使用更简单的逻辑结构，可以减少芯片中的逻辑门数量，从而减小面积。
4. 数据压缩与编码数据压缩与编码是一种常用的面积优化方法。
通过使用压缩和编码算法，可以将数据在芯片上的存储和传输中进行压缩，从而减小存储器和通信电路的面积。
例如，使用哈夫曼编码可以显著减小数据存储器的面积。
5. 多功能电路设计多功能电路设计是一种将多个功能集成在一个电路中的面积优化方法。
通过将多个功能模块集成在一个电路中，可以减小电路的数量和面积。
这种方法通常用于具有相似功能的电路模块，例如数字信号处理器（DSP）。
6. 低功耗设计低功耗设计也可以间接减小芯片的面积。
低功耗设计通常包括采用低功耗电路结构和算法，以及优化电源管理和时钟管理策略。
通过减小电路的功耗，可以减小芯片的散热需求，从而减小散热器和散热风扇的面积。
IC设计经验总结
IC设计经验总结IC设计经验总结一、芯片设计之前准备工作：1)根据具体项目的时间要求预订MPW班次，这个可以多种途径完成。
（1）：一方面可以跟中科院EDA中心秦毅等老师联系，了解各个工艺以及各个班次的时间。
半导体所是EDA中心的会员单位，他们会很热心的帮助完成。
（2）：另一方面可以和具体项目合作的单位如清华等，根据他们的流片时间来制定自己的流片计划。
2)仔细核对设计库的版本更新情况，包括PDK、Spectre Model以及RuleDecks。
这些信息可以直接可以从中科院EDA中心获得，或者从相应的合作单位进行沟通统一。
这一点对后续的设计很重要，请务必要引起重视。
3)得到新的工艺库必须整体的熟悉一下，好好的查看里面的Document以及Userguide之类的，里面的很多信息对实际设计很有帮助。
安装工艺库的过程会根据具体设计要求做出一些选着。
如TSMC65nm工艺库在安装过程中会提示是否选着RF工艺、电感是否使用厚层金属、MIM电容的单位面积电容值等之类的。
4)制定TapeOut的具体Schedule. 这个Schedule的制订必须请相关有经验的人来核实，第一次TapeOut的人往往缺乏实际经验，对时间的安排可能会不合理。
一旦Schedule制订好后，必须严格按照这个时间表执行。
当然必须赶早不赶晚！二、芯片设计基本系统框图一芯片系统设计模拟电路芯片数字电路芯片数模混合仿真模拟电路验证数字电路验证NO NOYes 符合要求版图设计(模拟/数字)版图验证NONO寄生提取仿真验证符合要求Yes设计完成TapeOut封装测试符合性能Yes设计彻底完成NONO NO NO YesYes Matlab/C++/ADS/VerilogA等Cadence/Synopsis/Modesim/NC-Verilog等SpetreVerilog/Ultrusim-VerilogCalibre(LPE)Calibre(DRC/LVS)Virtuoso/SoC encounter图一三、模拟IC 设计基本流程3.1) 设计框图如下图二电路样式选择电路结构确定参数的选定以及仿真优化以及可靠性仿真仿真速度。
ic layout总结汇报
ic layout总结汇报IC布局（IC Layout）是指将电子元器件、电路核心等按照设计要求进行布局、布线的过程。
IC布局是集成电路设计的关键环节，直接影响芯片的性能和可靠性。
因此，合理的IC布局对于提高芯片的性能、降低功耗、提高可靠性等方面都具有重要作用。
在IC布局过程中，需要考虑以下几个方面：1. 功能分区：将芯片按照功能模块进行合理的分区划分，不同模块之间应尽量减小电气和热学的干扰。
合理的功能分区有助于提高芯片的性能和降低功耗。
2. 电源线布局：稳定的电源供应是芯片正常工作的基础，因此在IC布局中，需要合理布置电源线路，确保电源的稳定性和可靠性。
3. 时钟布局：时钟信号是决定芯片工作时序和稳定性的关键信号，因此在IC布局中，需要将时钟线路布置得尽可能短，减小时钟信号的延迟和抖动。
4. 信号线布局：信号线路的布局直接影响芯片的性能和抗干扰能力。
在IC布局中，需要合理布置信号线路，减小信号线的串扰、噪声和延迟。
5. 热管理：芯片在工作过程中会产生大量的热量，合理的散热设计对于保证芯片的可靠性和性能至关重要。
因此，在IC布局中需要合理布置散热器件、散热通道等，提高芯片的散热效果。
6. 硬件资源利用：在IC布局中，需要合理利用硬件资源，减小芯片的面积和功耗。
因此，可以通过减小电路的面积、增加电路的共享和复用等方式来优化IC布局。
7. 良率优化：良率是衡量芯片制造质量的重要指标之一，在IC布局中，需要考虑到制造工艺的限制，合理布局芯片的电路和器件，降低芯片的制造缺陷和故障率，提高芯片的良率。
综上所述，IC布局是集成电路设计中的重要环节，直接影响芯片的性能、功耗、可靠性和制造质量。
合理的IC布局能够提高芯片的性能、降低功耗、提高可靠性和制造良率。
因此，在IC布局过程中，需要考虑功能分区、电源线布局、时钟布局、信号线布局、热管理、硬件资源利用和良率优化等方面，以实现最佳的布局效果。
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I C设计经验总结一、芯片设计之前准备工作：1)根据具体项目的时间要求预订MPW班次，这个可以多种途径完成。
（1）：一方面可以跟中科院EDA中心秦毅等老师联系，了解各个工艺以及各个班次的时间。
半导体所是EDA中心的会员单位，他们会很热心的帮助完成。
（2）：另一方面可以和具体项目合作的单位如清华等，根据他们的流片时间来制定自己的流片计划。
2)仔细核对设计库的版本更新情况，包括PDK、Spectre Model以及RuleDecks。
这些信息可以直接可以从中科院EDA中心获得，或者从相应的合作单位进行沟通统一。
这一点对后续的设计很重要，请务必要引起重视。
3)得到新的工艺库必须整体的熟悉一下，好好的查看里面的Document以及Userguide之类的，里面的很多信息对实际设计很有帮助。
安装工艺库的过程会根据具体设计要求做出一些选着。
如TSMC65nm工艺库在安装过程中会提示是否选着RF工艺、电感是否使用厚层金属、MIM电容的单位面积电容值等之类的。
4)制定TapeOut的具体Schedule. 这个Schedule的制订必须请相关有经验的人来核实，第一次TapeOut的人往往缺乏实际经验，对时间的安排可能会不合理。
一旦Schedule制订好后，必须严格按照这个时间表执行。
当然必须赶早不赶晚！二、芯片设计基本系统框图一图一三、模拟IC设计基本流程3.1) 设计框图如下图二电路样式选择电路结构确定参数的选定以及仿真优化以及可靠性仿真图二3.2 电路的式样确定这个主要是根据系统设计结果，分析和确定模拟电路的详细的式样。
3.3 电路的结构确定根据单元模块电路的功耗、代价等各个指标的折中分析，确定各个单元模块的具体实现电路形式，如滤波器是无源滤波器还是有源滤波器，有正交VCO产生I/Q信号还是通过/2分频器来实现I/Q信号，用差分形式还是用单路形式等等。
在具体电路的选取过程中，我们需要查阅了大量的IEEE文献，从中选取了比较成熟的，应用较广的电路结构来进行我们的设计工作。
有时候可能会发现所确定的结构很难或者根本不可能满足技术指标的要求，这就需要改进结构或者查阅文献，设法满足要求。
3.4 参数的选取和仿真电路参数的选定与电路的仿真是分不开的。
在比较重要的设计任务中，手算可以在20%的时间内完成80%的设计工作量，剩下的20%却需要花80％的时间来做。
通过手算确定的参数是近似的，有时候会引错方向。
但是它可以了解到参数的变化对设计会有多大的影响，是很有必要的。
而采用计算机的反复迭代会使设计者对设计体会不深，不是明智的办法。
俗话说“公欲善其事，必先利其器”。
目前，在公司内部可以使用多种EDA工具进行电路仿真。
对于EDA工具的使用不在于多，能够精通常用的一类或者几类就行。
最主要的时候能够灵活的进行仿真规划，知道什么样的电路适合用什么样的仿真工具。
－HSPICE；对于低频电路设计来说，HSPICE是一种最灵活方便的工具，而且其仿真精度也比较高，后来被SYNOPSYS收购，好像也正是因为这个原因使得如今的Hspice仿真速度以及精度都可以跟Cadence产出的仿真器相媲美了。
业界使用Hspice作为仿真软件的也挺多，原先是avanti公司的，－Spectre；是Cadence的仿真器，由于其是图形界面，所以很直观。
－SpectreRF：对于射频电路设计，SpectreRF是一种不错的选择。
－UltraSim：相比于Spertre而言，在仿真精度损失3%的情况下，可以加速10~100倍的仿真速度。
而且进行整体芯片后仿真时候，我们可以根据其不用的精度要求来设置各个模块的仿真精度。
UltraSim Full-Chip Simulator for faster convergence on goals and signoff of post-layout designs at the chip level.具体UltraSim的使用可以参考《Virtuoso® UltraSim Simulator User Guide》、《ADE/UltraSim Integration Tutorial》等。
在网上相关资料很多，可以根据要求自己下载学习。
－APS：Accelerated Parallel Simulator delivers high-precision SPICE and scalablemulti-core simulation performance for complex and large pre and post-layout of analog and RF IC designs. 这种仿真器是现在业界最快的仿真器，如今实验室已经成功启动APS进行大规模的是芯片整体验证仿真。
在整体芯片规模越大，越能体现出优势。
(对应的Cadence版本5.10.41.5,安装相应的MMSim72)－SpectreVerilog：能够进行数模混合仿真的工具。
－UltraSim-Verilog：进行数模混合仿真的工具，仿真速度比SpectreVerilog快。
实验室在使用中较多的用在数字模块的后仿验证。
－StarSim：高于HSPICE10倍的速度，对于大规模的晶体管级的仿真是不错的选择，可以进行tran分析。
－ADS：对于系统级的仿真，ADS是最好的选择。
对于电路级的仿真，功能也很强大，而且如今已经有一个RFDE环境，可以将ADS嵌入在Cadence中，很方便的进行使用。
在电路参数的选定及电路仿真的工作开始之前，最好能够阅读一遍厂家提供的Model库及其文件，从中可能会得到意想不到的东西。
电路参数的选定及电路的仿真需要有良好的IC设计的基本知识。
而这些知识的获得则需要个人的不断努力，不断的积累。
3.5 优化和可靠性仿真由于实际工艺的都存在不确定性，会偏离设计的初衷，如器件尺寸的偏离，参杂浓度的改变等，都会影响到电路的性能，所以设计的时候应具有一定的鲁棒性，因此需要可靠性仿真，确保芯片在工艺偏离的情况下，性能仍然符合要求。
对各种参数要求较严格的电路，需要做蒙特卡罗分析，以前章琦做过简单的蒙特卡罗分析仿真方法的仿真，，希望大家能够相互学习这种方法，做芯片电路设计的全面仿真。
还有工艺Corner分析至关重要，另外敏感性分析和温度分析也应该引起重视，特别是对某些特定电路的设计。
我们对工艺角Corner分析应至少包括：全部模型的SS，TT，FF角。
如有时间的话，可以进一步细化，如N型晶体管和P型晶体管趋向于两种不同的工艺角SS和FF等，晶体管和其他的电阻和电容等的工艺角不同等。
总而言之，应使用组合的方法，尽可能的涵盖一切可能出现的工艺角情况。
就应用的温度而言对其进行温度范围的仿真，一般而言，应该覆盖-20~100的温度，取特征值如-20,27,100度等三个温度点进行仿真即可。
温度应配合工艺角联合进行仿真，比如仿真在100度，SS工艺角的情况下芯片的性能。
分析可能的失配情况，尤其是匹配的对管，人为的进行失配调整，如对管的尺寸失配5%等，仿真在这种情况下芯片的性能。
还有就是考虑电源电压的波动，一般电压电压波动范围设置在+-10%的范围。
仿真过程中应该应该考虑到足够的电压欲度，使得在波动范围内任然正常工作。
总而言之，优化和可靠性仿真是必须的，它确保芯片在工艺偏离的情况下，性能仍然符合要求。
四、模拟IC设计一些经验总结4.1、设计库的管理，各个电路图以及电路端口命名需要规范，养成一个好习惯。
这样既方便于自己对电路模块的调用，也方便于以后的师弟、师妹的学习理解。
4.2、模拟IC最基础的一个模块就是OPA，可以说它在模拟IC中到处使用，如ADC/DAC/PLL/DC-DC/LDO/Bandgap/PGA/VGA等等。
所以大家在抽空时间里面需要对OPA 基本设计理论，各个性能指标的意义做好充分的了解。
可以阅读参考书籍，也可向有OPA 设计经验的师兄弟请教、学习。
有时间的话可以根据特定的应用，设计一个相应的OPA，这样一方面掌握OPA以及模拟电路的基本设计方法，另一方面可以很好的学习Cadence 等的软件的仿真流程(准对初学模拟IC设计者)。
4.3、仿真软件的使用技巧。
首先不可太依赖于仿真工具，仿真只是一种验证手段，只是用来验证你的设计想法是否正确。
设计过程中必须多思考、多交流。
4.4、电路设计过程可以说是一个不断迭代收敛的过程，千万不要害怕迭代次数较多。
整个设计过程原本就是各个参数之间的Tade-Off过程。
如LC-VCO的设计中我们要考虑Phase-Nosie、中心频率、频率调谐范围、功耗、调谐曲线的Overlap、Kvco等。
不断的进行参数设计调整，使得最后达到设计要求。
4.6、设计中电阻一般较常使用，在电阻采用绝对值的时，一般将电阻的W选取>2um,这样在芯片加工过程中相应的偏差就会减小。
五、仿真工具配合仿真方法几点简单说明：【1】 Ultrasim的简单使用说明：准对不同的电路仿真，可以使用7种Simulation Mode：(1)S: Spice(2)A: Analog(3)AMR: Analog Multi Rate(4)DA: Digital Accurat(5)MS: Mixed Signal(6)DF: Digital Fast(7)DX:一般其中DF/DA模式适用于数字电路（数字逻辑电路、门电路、触发器、ROM、RAM等）仿真,不要把这两种模式用于模拟电路仿真。
如果在option没有设置,默认是MS模式,兼顾精度与速度。
AMR模式不能“本地化”(local)使用,就是说AMR模式只能用于整个电路而不能针对某一个模块使用。
公差容忍度设置:speed可以设置总的公差容忍度tol（tol也可以单独设置）,tol包括电压、电流等所有的公差容忍度之和。
.usim_opt speed=2 设置tol=0.001,比较高的精度！.usim_opt speed=1 #vco 对vco cell使用0.0001的tolspeed＝1,2,3,4,5,6,7,8对应的tol分别是0.0001 ,0.001,0.0025,0.005,0.02,0.02,0.04,0.07,精度以此降低。
通常,如果精度要求不是很高,可以采用默认设置,而无需设置这一项。
tol还与解矩阵方程的收敛性有关,然而,我还从来没有碰到ultrasim不收敛的时候！！再强调一点：精度设置的越高,相应的速度越低！Simulation ModesVirtuoso UltraSim Simulation Modes Overview一般使用过程中我们比较多的关注仿真模式、仿真速度、仿真精度的设置。
其余一些详细的设置可以参考《Virtuoso® UltraSim Simulator User Guide》下面以使用Ultrasim仿真PLL的例子简单熟悉Ultrasim的设置PLL模块中既有高频模块VCO，Divider,也有低频模拟模块Charge-Pump,LPF，还有数字模块Digital,所以这是比较复杂的系统，包含了数字、模拟、射频。