数字电路与系统设计第5章习题答案
VHDL硬件描述语言与数字逻辑电路设计 (5)[88页]
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第5章 VHDL构造体的描述方式
5.1 构造体的行为描述方式 5.2 构造体的寄存器传输(RTL)描述方式 5.3 构造体的结构描述方式 习题与思考题
第5章 VHDL构造体的描述方式
5.1 构造体的行为描述方式
什么样的描述属于行为描述方式，这一点目前还没有确 切的定义，所以在不同的书刊中，对相同或相似的某些用 VHDL描述的逻辑电路的程序有不同的说明。有的说明为行 为描述方式，有的说明为寄存器传输描述方式。但是，有一 点是明确的，行为描述方式是对系统数学模型的描述，其抽 象程度比寄存器传输描述方式和结构描述方式更高。
第5章 VHDL构造体的描述方式
5.1.2 延时语句 在VHDL中存在两种延时类型：惯性延时和传输延时。
这两种延时常用于VHDL的行为描述方式。 1．惯性延时 在VHDL中，惯性延时是缺省的，即在语句中如果不作
特别说明，产生的延时一定是惯性延时，这是因为大多数器 件在行为仿真时都会呈现这种惯性延时。
第5章 VHDL构造体的描述方式
第5章 VHDL构造体的描述方式
在例5-2中用了两个语句：第一个语句是选择语句，第 二个语句是代入语句。这两个语句是条件代入类型语句。也 就是说，只有WHEN后面所指定的条件得到满足时，指定的 代入值才被代入信号量sel或输出量q。
当第一个语句执行时，将使用选择信号。根据选择信号 sel的当前值，后跟的5种状态下的值i0～i3、'X' 中的一个值 将通过输出端口q输出。在正常情况下，q端将选择i0～i3之 一输出，在非正常情况下将输出 'X' 值。
第5章 VHDL构造体的描述方式
几乎所有器件都存在惯性延时，因此，硬件电路的设计 人员为了逼真地仿真硬件电路的实际工作情况，在代入语句 中总要加上惯性延时时间的说明。例如：
数字电路与系统设计课后习题答案
将下列各式写成按权展开式：（）10=3×102+5×101+2×100+6×10-1（）2=1×22+1×20+1×2-1+1×2-3（）8=5×81+54×80+6×8-1（）16=1×162+3×161+10×160+4×16-1+15×16-2按十进制0~17的次序，列表填写出相应的二进制、八进制、十六进制数。
解：略二进制数00000000~和0000000000~11分别可以代表多少个数？解：分别代表28=256和210=1024个数。
将下列个数分别转换成十进制数：（00）2，（1750）8，（3E8）16解：（00）2=（1000）10（1750）8=（1000）10（3E8）16=（1000）10将下列各数分别转换为二进制数：（210）8，（136）10，（88）16解：结果都为：（）2将下列个数分别转换成八进制数：（111111）2，（63）10，（3F）16解：结果都为（77）8将下列个数分别转换成十六进制数：（）2，（377）8，（255）10解：结果都为（FF）16转换下列各数，要求转换后保持原精度：解：（）10=（）10——小数点后至少取10位（0010 1011 0010）2421BCD=（）2（）余3循环BCD码=（）2用下列代码表示（123）10，（）2：解：（1）8421BCD码：（123）10=（0001 0010 0011）8421BCD（）2=（）10=（0001 0101）8421BCD（2）余3 BCD码（123）10=（0100 0101 0110）余3BCD（）2=（）10=（0100 1000）余3BCD已知A=（1011010）2，B=（101111）2，C=（1010100）2，D=（110）2（1）按二进制运算规律求A+B，A-B，C×D，C÷D，（2）将A、B、C、D转换成十进制数后，求A+B，A-B，C×D，C÷D，并将结果与（1）进行比较。
数字逻辑设计习题参考答案(第5章)
第5章锁存器与触发器5—1 图5.1（a）是由与非门构成的基本R-S触发器，试画出在图（b）中所示输入信号的作用下的输出波形。
dRdSQQ图 5.1（a）图 5.1（b）最后一个时刻R、S端同时由0变成1，其状态不确定，假设R先来高电平则Q为高5—2 分析图5.2所示电路，列出特性表，写出特性方程，说明其逻辑功能。
CP D Q n Q n+10 ×0 0 保持0 × 1 11 0 ×0 置数1 1 × 1特性方程为Q n+1=D 为同步（CP高电平）D触发器5—3 由CMOS门构成的电路如图5.3（a）所示，请回答：（1）0=C时该电路属于组合电路还是时序电路？1=C时呢？（2）分别写出输出Q的表达式；（3）已知输入A，B，C的波形如图5.3（b），请画出对应的输出Q的波形。
图5.2Q图5.3（a）ABCQ图5.3（b）答： 1） 0=C 时该电路属于组合电路（输出反馈截止）1时为时序电路。
2）C=0时 B A Q +=C=1时 n n n Q B Q B Q⋅=+=+15—4 已知CP 和D 的波形如图4.4所示，试对应画出习题5—2中电路的输出1Q 以及D 触发器（上升沿触发）的输出2Q 的波形。
（1Q 2Q 的初始状态为“0”5—5 今有两个TTL J-K 触发器，一个是主从触发方式，另一个是下降沿触发，已知两者的输入波形均如图5.5所示，试分别画出两个触发器的输出波形。
初始状态均为“0”。
对于主从JK 触发器，由于在CP 为1的全部时间内主触发器都可以接收输入信号，所以在CP 为1的期间输入信号发生变化后，CP 下降沿到达时从触发器的状态不一定按此刻输入信号的状态来确定，而必须考虑整个CP 为1期间内输入信号的变化过程才能确定触发器DQ QCPJQ Q 主从边沿A B C Q 图5.3（b）D Q Q的状态。
主从JK 触发器在Q 为0时主触发器只能接收置1输入信号，Q 为1时只能接收置0信号。
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【题5.15】已知CMOS边沿触发方式JK触发器各输入端 的电压波形如图P5.15所示,试画出Q,Q’端对应的电压 波形。
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解：根据JK触发器逻辑功能的定义和边沿触发方式的动作特 点，画出的Q,Q’ 端电压波形如图A5.15。
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【题5.18】设图P5.18中各触发器的初始状态皆为Q=0，试画 出在CLK信号连续作用下各触发器输出端的电压波形
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解：根据SR触发器逻辑功能的定义及脉冲触发方式的动作特 点，即可画出图A5.8中Q和Q’的电压波形。
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【题5.9】 若主从结构SR触发器的CLK,S,R, 各输入端电压波 形如图P5.9所示， =1，试画出Q,Q’ 端对应的电压波形。
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解：根据SR触发器逻辑功能的定义及脉冲触发方式的动作特 点，即可画出Q,Q’的电压波形，如图A5.9所示。
学习要点： 1、不同电路结构触发器的动作 特点； 2、不同逻辑功能触发器的特性；
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【题5.1】 画出图P5.1由与非门组成的SR锁存器输出端Q,Q’的 电压波形，输入端 , 的电压波形如图中所示。 解：见图A5.1.
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2
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【题5.4】图P5.4所示为一个防抖动输出的开关电路。当拨动 开关S时，由于开关触点接通瞬间发生振颤 , 和 的电压波 形如图中所示，试画出Q,Q’端对应的电压波形。
从高电平跳变成低电平以后电路的工作过程与上述过 程类似。这样就得到了图A5.20的 电压波形。
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【题5.21】 在图P5.21所示的主从JK触发器电路中，CLK 和 A 的电压波形如图中所示，试画出 Q 端对应的电压波形。设触 发器的初始状态为 Q = 0.
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写在最后
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精品文档-数字电路设计及Verilog HDL实现(康磊)-第5章
第5章 时序逻辑电路
2) 钟控R-S
在CP=0期间， G3、 G4门被封锁， RD =1、 SD =1， 触
发器状态保持不变。 在CP=1期间， G3、 G4门的输出由R和S端信号决定，
即 RD 、 SD 受R和S控制， 决定触发器的输出状态。
第5章 时序逻辑电路
下面对触发器状态受R和S控制的过程进行分析。
的激励端或控R制D 端；S DQ和 是触发器的两个输出端， 这两个 输出端的状态是互补的。 基本RQ-S触发器的逻辑符号如图
5.2.1(b)所示， 输入端的小圆圈表示低电平或负脉冲有效。
第5章 时序逻辑电路
图5.2.1 与非门构成的基本R-S触发器
第5章 时序逻辑电路
2) 设电路的两个稳定状态分别为1状态和0状态， 其定义分别
第5章 时序逻辑电路
图5.1.2 (a) 米利(Mealy)型; (b) 摩尔
(Moore)型
第5章 时序逻辑电路
5.2 集成触发器
5.2.1 触发器的工作原理 1. 与非门构成的基本R-S 1) 如图5.2.1(a)所示， 将两个与非门输出端交叉耦合到输入
端就可以构成一个基本R-S触发器电路。 图中， G1和G2是两个 与非门， 和 是与非门的两个输入端， 也可称为触发器
第5章 时序逻辑电路
图5.1.1 时序逻辑电路的构成方框图
第5章 时序逻辑电路
图5.1.1中，X(x1， x2， …，xi)为外部输入信号；Z(z1， z2，…，zj)是组合逻辑电路输出信号； W(w1，w2，…，wl)为存 储电路输入信号；Y(y1，y2， …， yk)为存储电路的输出信号， 也是组合逻辑电路的部分输入信号。
Qn1
SD
数字电路与系统设计课后习题答案之欧阳与创编
4.1分析图4.1电路的逻辑功能
解：（1）推导输出表达式（略）
(2)列真值表（略）
（3）逻辑功能：当M=0时，实现3位自然二进制码转换成3位循环码。
当M=1时，实现3位循环码转换成3位自然二进制码。
4.2分析图P4.2电路的逻辑功能。
解：(1)从输入端开始，逐级推导出函数表达式。（略）
（1）如果A、B、C均为0或其中一个信号为1时。输出F=1，其余情况下F=0。
（2）若A、B、C出现奇数个0时输出为1，其余情况输出为0。
（3）若A、B、C有两个或两个以上为1时，输出为1，其余情况下，输出为0。
解：F1(A,B,C)=∑m（0，1，2，4）
F2(A,B,C)=∑m（0，3，5，6）
1.2按十进制0~17的次序，列表填写出相应的二进制、八进制、十六进制数。
解：略
1.3二进制数00000000~11111111和0000000000~1111111111分别可以代表多少个数？
解：分别代表28=256和210=1024个数。
1.4将下列个数分别转换成十进制数：（1111101000）2，（1750）8，（3E8）16
解：（1）F（ABC）=∑m(3,4,5,6)
(2)F（ABCD）=∑m(1,3,5,6,7,9,13,14,15)
(3) F(ABC)=∑m(0,2,6)
2.9将题2.8中各题写成最大项表达式，并将结果与2.8题结果进行比较。
解：（1）F（ABC）=∏M(0,1,2)
(2)F（ABCD）=∏M(2,4,8,10,11,12)
1.12试导出1位余3BCD码加法运算的规则。
解：1位余3BCD码加法运算的规则
加法结果为合法余3BCD码或非法余3BCD码时，应对结果减3修正[即减(0011)2]；相加过程中，产生向高位的进位时，应对产生进位的代码进行“加33修正”[即加(0011 0011)2]。
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自我检查题5.1 时序电路和组合电路的根本区别是什么？同步时序电路与异步时序电路有何不同？解答：从功能上看，时序电路任何时刻的稳态输出不仅和该时刻的输入相关，而且还决定于该时刻电路的状态，从电路结构上讲，时序电路一定含有记忆和表示电路状态的存储器。
而组合电路任何时刻的稳态输出只决定于该时刻各个输入信号的取值，由常用门电路组成则是其电路结构的特点。
在同步时序电路中，各个触发器的时钟信号是相同的，都是输入CP 脉冲，异步时序电路则不同，其中有的触发器的时钟信号是输入cp 脉冲，有的则是其他触发器的输出，前者触发器的状态更新时同步的，后者触发器状态更新有先有后，是异步的。
5.2 画出图T5.2所示电路的状态和时序图，并简述其功能。
图T5.2解:（1）写方程式 驱动方程 nQ K J 200==n Q K J 011==n n Q Q J 012=， n Q K 22=输出方程：nQ Y 2= （2） 求状态方程nn n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 02020202000010+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01011010111111+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01222201222212=+=+=+（3）画状态图和时序图 状态图如下图所示：101时序图如下图所示：CP Q 0Q 1Q 25.3 试用边沿JK 触发器和门电路设计一个按自然态序进行计数的七进制同步加法计数器。
解：（1）状态图如下图：（2）求状态方程、输出方程CQ Q Q n n n /101112+++的卡诺图如下图所示：输出方程为nn Q Q C 12=状态方程：n n n n n Q Q Q Q Q 120112+=+ n n n n n n Q Q Q Q Q Q 0120111+=+ n n n n n Q Q Q Q Q 120110+=+驱动方程：n n n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 0122120121220112)(++=++=+n n n n n n Q Q Q Q Q Q 1021011+=+n n n n n Q Q Q Q Q 0012101)(++=+与JK 触发器的特性方程 比较，可以得到驱动方程 n n Q Q J 012= 、 n Q K 12=n Q J 01= 、n n Q Q K 021=n n n n Q Q Q Q J 12120=+= 10=K（4） 无效状态转换情况 111/1000 能自启动（5） 逻辑图如下图所示：5.4 画出用时钟脉冲上升沿触发的边沿D 触发器组成的4位二进制异步加法计数器和减法计数器的逻辑电路图。
数字电路王秀敏第五章课后习题答案
110001111001BC A111100110001111001BCA111100[题5.1] 分析如图所示组合电路，写出输出Y 的逻辑函数式，列出真值表，说明逻辑功能。
解：该电路是由３线－８线译码器74138LS 和一个与门构成的。
使能端3211,0S S S ===时，译码器处于译码状态。
070707Y Y Y m m m m AB AC BC =⋅=⋅=+=++或Y AC BC AB =++该电路是一个不一致电路，即当,,A B C 相同时，Y为０；,,A B C 不同时，Y 为１。
[题5.2] 分析如图电路的逻辑功能。
其中0123,,,S S S S 为控制输入端（或称使能端），写出输出的逻辑函数式，列出真值表，说明Y 与A ，B 的逻辑关系。
Y真值表23AB Y解：0123Y ABS ABS BS BS A =+⊕++[题5.5]试用与非门设计一个水坝水位控制器。
如图为水坝水位示意图。
A,B 为两个电极，当电极被水浸没时，会有输出信号。
如果水面在A 以下为正常状态，绿灯亮；水面在A 、B 间为异常状态，黄灯亮；水面在B 以上为危险状态，红灯亮。
解：（１）列真值表。
根据题意，该控制器有两个输入A,B ；三个输出,,G Y R ，G 代表绿灯，Y 代表黄灯，R代表红灯。
输入变量：水在电极之上，用１表示，水在电极之下，用０表示。
输出变量：１表示灯亮，０表示灯灭。
列出真制表。
（２）化简 G A = Y AB = R B =（3）逻辑图真值表B A B + 1 1 A BA BC00011110011010101A BC 00011110010111100[题5.8] 某学校有三个实验室，每个实验室各需2kW 电力。
这三个实验室由两台发电机组供电，一台是2kW ，另一台是4kW 。
三个实验室有时可能不同时工作，试设计一逻辑 电路，使资源合理分配。
解：（1）列真值表设输入变量为A 、B 、C 表示三个实验室，工作为1，不工作为0；设输出变量为1Y 、2Y ，分别表示2kW ，4kW 的发电机，启动为1，不启动为0。
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画出图电路Q端的波形。
设初态为“0”。
图图画出图电路中Q端的波形。
解：Q端波形如图所示。
试作出图电路中Q A、Q B的波形。
解：Q端波形如图所示。
R D
CP CP⊕Q2
Q1
Q2
A
D
B
Q
A
Q
B
图图
试作出图电路中Q1、Q2的波形。
解：Q端波形如图所示。
试作出图电路中Q1和Q2的波形（设Q1和Q2的初态均为“0”），并说明Q1和Q2对于CP2各为多少分频。
解：Q端波形如图所示。
Q1和Q2对于CP2都是4分频，即
图图
已知电路如图，试作出Q端的波形。
设Q的初态为“0”。
解：Q端波形如图所示。
已知输入u
I 、输出u
O
波形分别如图所示，试用两个D触发器将该输入波形u
I
转换成输出波
形u
O。
解：实现电路如图所示。
?)
?,
(
2
2
2
1=
=
CP
Q
CP
Q
f
f
f
f
CP2 CP1 Q1
Q2CP A Q
u I
u
O
图。