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EDA考试题目及答案
EDA考试题目及答案一、单项选择题（每题2分，共10题）1. EDA技术中，用于描述数字电路的硬件描述语言是：A. VHDLB. VerilogC. C语言D. Python答案：A2. 在VHDL中，用于定义信号的关键字是：A. variableB. constantC. signalD. type答案：C3. 下列哪个不是Verilog中的测试平台（testbench）组件？A. initial块B. always块C. moduleD. function答案：D4. 在EDA设计中，用于模拟电路行为的软件工具是：A. 仿真器B. 编译器C. 综合器D. 布局器答案：A5. 以下哪个选项不是EDA工具的主要功能？A. 电路设计B. 电路仿真C. 电路测试D. 电路维修答案：D6. 在VHDL中，用于实现组合逻辑的构造块是：A. processB. if语句C. case语句D. all of the above答案：D7. Verilog中，用于描述时序逻辑的关键字是：A. alwaysB. initialC. moduleD. assign答案：A8. 在EDA设计流程中，电路综合通常发生在哪个阶段之后？A. 电路设计B. 电路仿真C. 电路测试D. 电路验证答案：B9. 下列哪个不是VHDL中的并发语句？A. ifB. caseC. loopD. procedure答案：D10. 在Verilog中，用于描述模块间连接的关键字是：A. inputB. outputC. wireD. module答案：C二、多项选择题（每题3分，共5题）1. EDA技术可以应用于以下哪些领域？A. 集成电路设计B. 软件工程C. 电子系统设计D. 机械工程答案：A, C2. VHDL中的哪些构造可以用来描述时序逻辑？A. processB. ifC. whileD. after答案：A, D3. 在Verilog中，哪些关键字用于定义模块的端口？A. inputB. outputC. inoutD. module答案：A, B, C4. EDA工具在设计流程中可以提供哪些辅助功能？A. 设计验证B. 设计优化C. 设计转换D. 设计维护答案：A, B, C5. 在EDA设计中，哪些因素会影响电路的性能？A. 电路复杂度B. 电源电压C. 温度变化D. 材料特性答案：A, B, C, D三、简答题（每题5分，共2题）1. 描述一下在EDA设计中，为什么需要进行电路仿真？答案：在EDA设计中，电路仿真是为了在实际制造电路之前，通过软件模拟电路的行为和性能。
《EDA技术基础》复习资料学习资料
EDA 技术基础》复习资料EDA复习资料《EDA技术基础》题库及参考答案（试用版）目录EDA复习资料 (I)一、填空题 (1)二、单选题 (4)三、简答题 (13)四、应用题 (14)五、V HDL程序填空： (16)一、填空题1. 现代电子技术经历了CAD 、CAE 和EDA三个主要的发展阶段。
2. EDA技术包括大规模可编程器件、硬件描述语言HDL 、EDA工具软件和实验开发系统四大要素。
3. EDA的设计输入主要包括文本输入方式、图形输入方式和波形输入方式三种形式。
4. 目前已经成为IEEE标准、应用最为广泛的硬件描述语言有VHDL 和Verilog HDL 。
仿真是一种对所设计电路进行间接检测的方法，包括_功能仿真和_时序仿真。
5. 层次化设计是将一个大的设计项目分解为若干个子项目或若干个层次来完成的。
先从底层的电路设计开始，然后在高层次的设计中逐级调用低层次的设计结果，直至实现系统电路的设计。
6. 用HDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能块独立存在和独立运行。
7. 可编程逻辑器件从结构上可分为乘积项结构器件和查找表结构器件。
8. ___________________________________________________________________________________ PLD (FPGA、CLPD )种类繁多，特点各异。
共同之处包括的三大部分是逻辑块阵列、输入___________________ / 输出块和互连资源。
9. FPGA两类配置下载方式是主动配置方式和被动配置方式。
10. Quartus II是EDA器件制造商A ltera公司自己开发的EDA工具软件。
11. Quartus II工具软件安装成功后、第一次运行前，还必授权。
12. Quartus II支持原理图、文本和波形等不同的编辑方式。
13. 在Quartus II集成环境下，设计文件不能直接保存在计算机磁盘根目录中，因此设计者在进入设计之前，应当在磁盘根目录中建立保存设计文件的工程目录(文件夹) 。
EDA期末复习题试题
复习题（开卷）一、填空题与简答题1、ASIC的中文含义是：专用集成电路。
2、在VHDL中主要有哪三种重载现象参数类型的重载；参数数目的重载；函数返回类型的重载。
3、简单可编程逻辑器件的主要有PROM、PLA、PAL、GAL4、CPLD内部含有多个逻辑单元块，每个逻辑单元块相当于一个GAL器件:5、在设计中，常常采用的设计方法有直接设计方法、自顶向下和自底向上的设计方法。
6、CPLD的一般采用“与－或阵列”结构。
7、一个完整的VHDL程序包括库、程序包、实体、结构体和配置五个部分。
8、PLD的中文含义是：可编程逻辑器件。
9、“与－或”结构的可编程逻辑器件主要由四部分构成：输入电路、可编程“与”阵列、可编程或阵列、输出电路10、FPGA的一般采用“查找表”结构。
11．VHDL的全拼Very high speed integrated Hardware Description Language12．子程序有即过程（PROCEDURE）、函数〔FUNCTION〕两种类型。
13、CPLD的中文含义是复杂可编程逻辑器件。
14、复杂可编程逻辑器件的主要有CPLD 和FPGA 。
15、FPGA的中文含义是现场可编程门阵列。
16．CPLD的基本结构看成由可编程逻辑宏单元可编程I/O控制模块和可编程内部连线组成。
17．FPGA由可编程逻辑块（CLB）、可编程互连单元（I/O）和可编程互连三种可编程电路和一个SRAM结构的配置存储单元组成。
18.EDA：电子设计自动化B：逻辑阵列块20.ESB：嵌入式系统块21.FAST TRACK：快速通道22.同步：各个逻辑单元共用一个时钟23．信号与变量使用时有何区别？答：（1）值的代入形式不同。
（2）变量值可以送给信号，信号值不能送给变量。
（3）信号是全局量，变量是局部量。
（4）操作过程不同。
24．VHDL语言在结构上分为哪几部分？答：VHDL语言在结构上一般分为实体（ENTITY）与结构体（ARCHITECTURE）两大部分。
eda考试题及答案
eda考试题及答案一、选择题（每题2分，共10分）1. EDA技术中，以下哪个不是数字信号处理的步骤？A. 信号采集B. 信号放大C. 信号滤波D. 信号转换答案：D2. 在EDA中，以下哪个工具不是用于硬件描述语言的？A. VerilogB. VHDLC. MATLABD. SystemVerilog答案：C3. 以下哪个不是FPGA的配置方式？A. 主从模式B. JTAG模式C. 串行模式D. 并行模式答案：D4. 在EDA技术中，以下哪个不是逻辑门？A. 与门B. 或门C. 非门D. 异或门答案：D5. 以下哪个是EDA软件中用于时序分析的工具？A. 波形仿真B. 逻辑仿真C. 时序分析器D. 功能仿真答案：C二、填空题（每题2分，共10分）1. EDA技术的核心是______，它用于设计和验证电子系统。
答案：硬件描述语言2. 在EDA设计流程中，______是将硬件描述语言转换成逻辑电路图的过程。
答案：综合3. FPGA的全称是______，它是一种可编程的逻辑器件。
答案：现场可编程门阵列4. 在EDA中，______是一种用于模拟电路行为的工具，它可以帮助设计者验证电路设计的正确性。
答案：仿真5. 在EDA中，______是一种用于优化电路布局和布线的技术，以减少电路的延迟和功耗。
答案：布局布线三、简答题（每题10分，共20分）1. 简述EDA技术在现代电子设计中的重要性。
答案：EDA技术在现代电子设计中至关重要，因为它提供了一种高效、自动化的方式来设计、模拟和验证复杂的电子系统。
通过使用EDA工具，设计师可以快速迭代设计，减少错误，缩短产品上市时间，并提高电路的性能和可靠性。
2. 描述在EDA设计流程中，仿真测试的主要目的是什么。
答案：仿真测试的主要目的是在实际硬件实现之前验证电路设计的功能正确性和性能指标。
通过仿真，设计师可以检测和修复设计中的错误，优化电路性能，并预测电路在不同工作条件下的行为，从而确保最终产品能够满足设计规格和性能要求。
EDA技术复习资料(完全版)
EDA技术复习资料一、填空1、EDA设计流程包括设计准备、设计输入、设计处理、和器件编程序四个步骤。
2、EDA的设计验证包括功能仿真、时序仿真和器件测试三个过程。
3、EDA的设计输入主要包括文本输入方式、图形输入方式、和波形输入方式。
4、文本输入是指采用硬件描述语言进行电路设计的方式。
5、功能仿真实在设计输入完成以后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为前仿真。
6、时序仿真实在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又被称为后仿真或延时仿真。
7、当前最流行的并成为IEEE标准的硬件描述语言包括VHDL、和VERILOG HDL。
8、EDA工具大致分为设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）、以及下载器等五个模块。
9、IEEE于1987年将VHDL采纳为IEEE#1076标准。
10、用VHDL语言书写的源文件。
即是程序又是文档，即是工程技术人员之间交换信息的文件，又可作为合同签约者之间的文件。
11、用VHDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能快独立存在和独立运行。
12、VDHL设计实体的基本结构由库、程序包、实体、结构体和配臵等部分构成。
13、实体和结构体是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。
14、根据VHDL语法规则，在程序中使用的文字、数据对象、数据类型都需要预先定义。
15、VHDL的实体由实体声明部分和结构体组成。
16、VHDL的实体声明部分制订了设计单元的输入输出端口或引脚，它是设计实体对外的一个通信界面，是外界可以看到的部分。
17、VDHL的结构体用来描述设计实体的逻辑结构和逻辑功能，它由VHDL语句构成，是外界看不到的部分。
18、在VHDL的端口声明语句中，端口方向包括IN、OUT、INOUT和BUFFER。
19、VHDL的数据型文字包括整数文字、实数文字、以数制基数表示的文字和物理量文字。
《EDA技术基础》复习资料
EDA复习资料《EDA技术基础》题库及参考答案（试用版）目录一、填空题 (I)二、单选题 (4)三、简答题 (10)四、应用题 (11)五、上机实验题 (15)一、填空题1．现代电子技术经历了CAD 、CAE 和EDA 三个主要的发展阶段。
2．EDA技术包括大规模可编程器件、硬件描述语言HDL 、EDA工具软件和实验开发系统四大要素。
3．EDA的设计输入主要包括文本输入方式、图形输入方式和波形输入方式三种形式。
4．目前已经成为IEEE标准、应用最为广泛的硬件描述语言有VHDL 和Verilog HDL 。
仿真是一种对所设计电路进行间接检测的方法，包括_ 功能仿真和_ 时序仿真。
5．层次化设计是将一个大的设计项目分解为若干个子项目或若干个层次来完成的。
先从底层的电路设计开始，然后在___高层次___的设计中逐级调用低层次的设计结果，直至实现系统电路的设计。
6．用HDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能块独立存在和独立运行____。
7．可编程逻辑器件从结构上可分为乘积项结构器件和查找表结构器件。
8．PLD（FPGA、CLPD）种类繁多，特点各异。
共同之处包括的三大部分是逻辑块阵列、输入/输出块和互连资源。
9．FPGA两类配置下载方式是主动配置方式和被动配置方式。
10．Quartus II是EDA器件制造商Ａltera公司自己开发的___EDA工具___软件。
11．Quartus II工具软件安装成功后、第一次运行前，还必授权。
12．Q uartus II支持原理图、__文本和波形等不同的编辑方式。
13．在Quartus II集成环境下，设计文件不能直接保存在计算机磁盘根目录中，因此设计者在进入设计之前，应当在磁盘根目录中建立保存设计文件的工程目录（文件夹）。
14．在Quartus II集成环境下执行原理图输入设计法，应选择___模块/原理图文件(Block Diagram/Schematic File ).__方法，设计文件的扩展名是__ .bdf_______。
eda期末复习资料
第一章绪论1.理解EDA的含义：EDA就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。
2.EDA要素：4个基本条件：1）大规模可编程逻辑器件2）硬件描述语言3）软件开发工具4）实验开发系统（下载、硬件验证）发展：计算机辅助设计（CAD）,计算机辅助工程设计（CAE）,电子设计自动化（EDA）3.EDA实现目标：未来的EDA技术向深度和广度两个方向上发展4.电子系统设计方法：自顶向下设计法（分模块设计）、自底向上方法、混合式设计法。
5.自顶向下设计流程：（11个小步骤）6.EDA设计流程第四章Quartus II 【常规操作】VHDL1.VHDL的基本设计结构：（实体、结构体、库、程序包、配置）实体：ENTITY 实体名IS[GENERIC（类属表）；][PORT（端口表）；]END [ENTITY] [实体名]结构体：ARCHITECTURE 结构体名OF 实体名IS【定义语句；】------通常定义信号，常量，申明元件BEGIN并行处理语句EDN ARCHITECTURE{[结构体名]库和程序包：IEEE库、STD_LOGIC_1164程序包实体: ENTITY name …END ENTITY name;结构体: ARCHITECTURE name OF entity_name…END ARCHITECTURE;2端口信号模式: IN 、OUT、INOUT、BUFFER3.标识符的规定：1）以英文字母开头2）不以下划线结尾，同时不连续使用下划线3)26个英文字母大小写、0-9数字及下划线组成4）保留字不能作为标识符标识符的用途：定义常量、变量、信号、端口、子程序等等4.VHDL的数据对象有哪些：1）常量2）变量3）信号VHDL的文字规则（整数的数制基数表达方式）：主要由5个部分组成1）用十进制数标明的数制进位基数2）数制间隔符“#”3）表达的数值4）指数间隔符“#”；5）指数部分，如果指数部分为0，可以省略第5部分；5.掌握常用数据类型（如数组定义等）：标量型：标量类型的数据对象在某一时刻只对应一个值。
EDA复习资料整理版
答案由个人整理，难免有错，仅供参考！！！一、单项选择题：上课讲到的其它知识点，如变量与信号的含义；进程的含义；eda开放流程等；有两三道可能有一定难度。
二、名词解析：ASIC：专用集成电路、FPGA：现场可编程门阵列、IP：知识产权核或知识产权模块、JTAG：联合测试行动组、HDL：硬件描述语言、SOPC：可编程片上系统、PCB：(Process Control Block)进程控制块、RTL：寄存器传输级、LPM：可设置模块库、CPLD：复杂可编程逻辑器件、FSM：有限状态机三、简答题：课本第一、二章后的简答题；另要明白自顶向下设计方法的优缺点。
简答题：第一章的：1-2、1-4、1-5以及“要明白自顶向下设计方法的优缺点”有可能会考，已经去除了两道题目。
第二章的：2-2、2-4（已经去除三道题目）PS：以上信息是在EDA课程答疑时，老师透露出来的，没有在的题目肯定不会考。
答案自己在书上找，by xw.四、VHDL程序改错题：主要偏重语法。
五、编程器：组合逻辑电路：38译码和83编码38译码：library ieee;use ieee.std_logic_1164.all;entity DECODER isPORT(A,B,C: IN STD_LOGIC;Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));end DECODER;architecture A of DECODER isSIGNAL INDATA :STD_LOGIC_VECTOR(2 DOWNTO 0);BEGININDATA<=C&B&A;PROCESS(INDATA)BEGINCASE INDATA ISWHEN "000"=>Y<="00000001";WHEN "001"=>Y<="00000010";WHEN "010"=>Y<="00000100";WHEN "011"=>Y<="00001000";WHEN "100"=>Y<="00010000";WHEN "101"=>Y<="00100000";WHEN "110"=>Y<="01000000";WHEN "111"=>Y<="10000000";WHEN OTHERS=>Y<="00000000";END CASE;END PROCESS;end A;83编码library ieee;use ieee.std_logic_1164.all;entity encode isport(d: in std_logic_vector(7 downto 0);ein : in std_logic;a0n,a1n,a2n,gsn,eon : out std_logic);end encode;architecture behav of encode issignal q : std_logic_vector(2 downto 0);begina0n<=q(0);a1n<=q(1);a2n<=q(2);process(d)beginif ein='1' thenq<="111";gsn<='1';eon<='1';elsif d(7)='0' thenq<="000";gsn<='0';eon<='1';elsif d(6)='0' thenq<="001";gsn<='0';eon<='1';elsif d(5)='0' thenq<="010";gsn<='0';eon<='1';elsif d(4)='0' thenq<="011";gsn<='0';eon<='1';elsif d(3)='0' thenq<="100";gsn<='0';eon<='1';elsif d(2)='0' thenq<="101";gsn<='0';eon<='1';elsif d(1)='0' thenq<="110";gsn<='0';eon<='1';elsif d(0)='0' thenq<="111";gsn<='0';eon<='1';elsif d="11111111" thenq<="111";gsn<='1';eon<='0';end if;end process;end behav;时序逻辑电路：同步计数器与异步计数器（要明白两种计数器的差异）同步计数器：LIBRARY IEEE;--带时钟使能的同步4位二进制减法计数器；use IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY count ISPORT(clk,clr,en : IN STD_LOGIC;qa,qb,qc,qd : OUT STD_LOGIC);END count;ARCHITECTURE behav OF count ISSIGNAL count_4 : STD_LOGIC_vector(3 DOWNTO 0);BEGINQa<=count_4(0);Qb<=count_4(1);Qc<=count_4(2);Qd<=count_4(3);PROCESS (clk,clr)BEGINIF(clk'EVENT AND clk ='1') THENIF(clr='1') THENCount_4<="0000";ELSIF(en='1') THENIF(count_4="0000") THENcount_4<="1111";ELSEcount_4<=count_4-'1';END IF;END IF;END IF;END PROCESS;END behav;异步计数器LIBRARY IEEE; --带时钟使能的异步4位二进制加法计数器use IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY countA ISPORT(clk,clr,en : IN STD_LOGIC;qa,qb,qc,qd : OUT STD_LOGIC);END countA;ARCHITECTURE example OF countA ISSIGNAL count_4 : STD_LOGIC_vector(3 DOWNTO 0);BEGINQa<=count_4(0);Qb<=count_4(1);Qc<=count_4(2);Qd<=count_4(3);PROCESS (clk,clr)BEGINIF(clr='1') THENCount_4<="0000";ELSIF(clk'EVENT AND clk = '1' ) THENIF(en='1') THENIF(count_4="1111") THENcount_4<="0000";ELSEcount_4<=count_4+'1';END IF;END IF;END IF;END PROCESS;END example;：有限状态机：ppt上的两个图，moore和mealy机（要分清两种类型）看ppt，ppt上的应该是mealy机。
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一、选择填空1．下列是EDA技术应用时涉及的步骤：A. 原理图/HDL文本输入;B. 适配;C. 时序仿真;D. 编程下载;E. 硬件测试;F. 综合请选择合适的项构成基于EDA软件的FPGA / CPLD设计流程：A →______ →_____ →_______ →D →_______2．PLD的可编程主要基于A. LUT结构或者B. 乘积项结构：请指出下列两种可编程逻辑基于的可编程结构：FPGA 基于_________CPLD 基于_________3．在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。
对于A. FPGA B. CPLD 两类器件：一位热码状态机编码方式适合于_______ 器件；顺序编码状态机编码方式适合于________ 器件；4．下列优化方法中那两种是速度优化方法：______、____A. 资源共享B. 流水线C. 串行化D. 关键路径优化单项选择题：5．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，______是错误的。
A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
D.综合是纯软件的转换过程，与器件硬件结构无关；6．嵌套的IF语句，其综合结果可实现______。
A. 条件相与的逻辑B. 条件相或的逻辑C. 条件相异或的逻辑D. 三态控制电路7．在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。
A. idata <= “00001111”;B. idata <= b”0000_1111”;C. idata <= X”AB”;D. idata <= B”21”;8．在VHDL语言中，下列对时钟边沿检测描述中，错误的是_____。
A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) thenC. if clk’event and clk = ‘0’ thenD.if clk’stable and not clk = ‘1’ then9．请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于_____A. ROMB. CPLDC. FPGAD.GAL10.大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是_______。
A. CPLD是基于查找表结构的可编程逻辑器件；B. CPLD即是现场可编程逻辑器件的英文简称；C. 早期的CPLD是从GAL的结构扩展而来；D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构11.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________是正确的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件.B. 综合是纯软件的转换过程，与器件硬件结构无关；C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为强制综合。
D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的；12．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为__________。
A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；B. 提供设计的最总产品----模型库；C.以网表文件的形式提交用户，完成了综合的功能块；D. 都不是。
13.基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→________→综合→适配→__________→编程下载→硬件测试。
①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定A．③① B. ⑤② C.④⑤ D. ①②14.下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的______。
A. 原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B. 原理图输入设计方法一般是一种自底向上的设计方法；C. 原理图输入设计方法无法对电路进行功能描述；D.原理图输入设计方法也可进行层次化设计。
15.在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是_______。
A. PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。
B. 敏感信号参数表中，不一定要列出进程中使用的所有输入信号；C. 进程由说明部分、结构体部分、和敏感信号三部分组成；D.当前进程中声明的变量不可用于其他进程。
16.嵌套使用IF语句，其综合结果可实现________。
A. 带优先级且条件相与的逻辑电路；B. 条件相或的逻辑电路；C.三态控制电路；D.双向控制电路。
17.电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；指出下列那种方法不属于速度优化：___________。
A. 流水线设计B. 串行化C. 关键路径法D. 寄存器配平18.在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的________。
A. idata := 32;B. idata <= 16#A0#;C. idata <= 16#7#E1;D. idata := B#1010#;20.下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程：（）A. 原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试B. 原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C. 原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；D. 原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试21.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________是错误的。
A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C.综合是纯软件的转换过程，与器件硬件结构无关；D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
22. CPLD的可编程是主要基于什么结构：。
（）A .查找表（LUT）；B. ROM可编程；C. PAL可编程；D. 与或阵列可编程；23. IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为：（）A. 硬IP；B. 固IP；C. 软IP；D. 都不是；24.流水线设计是一种优化方式，下列哪一项对资源共享描述正确_ 。
A. 面积优化方法，不会有速度优化效果B. 速度优化方法，不会有面积优化效果C. 面积优化方法，可能会有速度优化效果D. 速度优化方法，可能会有面积优化效果25.在VHDL语言中，下列对时钟边沿检测描述中，错误的是_______。
A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) thenC. if clk’event and clk = ‘0’ thenD.if clk’stable and not clk = ‘1’ then7状态机编码方式中，其中_________占用触发器较多，但其实现比较适合FPGA的应用A. 状态位直接输出型编码B. 顺序编码C. 一位热码编码D. 以上都不是26.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列那种方法是速度优化_________。
A. 流水线设计B. 资源共享C. 逻辑优化D. 串行化27. 不完整的IF语句，其综合结果可实现________。
A. 时序电路B. 双向控制电路C. 条件相或的逻辑电路D. 三态控制电路28．在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。
（）A. idata <= “00001111”B. idata <= b”0000_1111”;C. idata <= X”AB”D. idata <= 16”01”;29．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是____。
A. CPLD即是现场可编程逻辑器件的英文简称；B. CPLD是基于查找表结构的可编程逻辑器件；C. 早期的CPLD是从GAL的结构扩展而来；D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构；30. 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，____是错误的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的；C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D. 综合是纯软件的转换过程，与器件硬件结构无关；31.嵌套使用IF语句，其综合结果可实现_____。
A. 带优先级且条件相与的逻辑电路；B. 条件相或的逻辑电路；C. 三态控制电路；D. 双向控制电路。
32.在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面____赋值语句是错误的。
A.idata <= “00001111”;B. idata <= B”0000_1111”;C. idata <= X”AB”;D. idata <= B”21”;33.执行QUARTUS Ⅱ的命令，可以在底层设计时创建各模块元件的图形符号。
A. Create Default SymbolB. SimulatorC. CompilerD. Timing Analyzer34.在IEEE预定义的标准逻辑位数据中…X‟表示。