Allegro16.3的使用总结教程
Allegro16.3学习之：过孔定义
Allegro16.3学习之：过孔定义Setup-->B/B Via Definitions-->Auto Define B/B Via来设置过孔，如图：Input Pad name:在pad库里面选择希望用来做过孔的pad.Select end layer: Bottom层，Add prefix则可以输入你希望命名的过孔的名字。
layers: use all layer，通孔。
use only adjacent layers, 仅相连的两层过孔，即可能是埋孔。
set number of layers, 1，也可以填2,3,即设置过孔的层数，埋孔设置，也可以设置为1，设置为1时，则可以用作做测试点过孔。
测试点过孔设计时是比较好用的，在希望留出测试点的地方或者net 直接敲一个TOP或Bottom层过孔即变成了测试点，实际就上一个外层的裸露焊盘。
这样可以不必在原理图上增加测试点器件，操作起来简单许多。
......(后面设置没有研究)Rules Set 可以选择不同的适应DRC RuleGenerate后即自动生存过孔，这些过孔是存在Database里面的。
（后面再说明Database过孔和Library过孔）Setup-->B/B Via Definitions-->Define B/B Via 则用来手工设置Blind/Buried Vias，即盲孔，埋孔。
直接选择copy的pad已经那一层到那一层，如VCC-Bottom。
下面重点介绍一下Constraint Manager里面对过孔的设置，这里也可以直接定义library的pad为过孔，不需要上面的操作，同时可以对过孔进行删减和规划，即指定那些网络默认优先使用那种过孔，这对BGA芯片高速布线有很大的帮助，因为有时候并不希望电源信号，地信号，还有其他模拟信号使用太小的过孔（同时也可考虑相应减小PCB工艺难度，当然理论上过孔是越小越好）。
Allegro 16.3 Xnet设置时modle的加载方法
Allegro 16.3 Xnet设置_modle加载
1、Xnet：把连续的几段由无源元件(如电阻,电容或电感)连接的net 合称为一段
Xnet。
2、在Allegro系统中可以透过Xnet的定义将R、L、C等小型零件两端的不同信号视为相同的信号，并可跨过此小型零件，一次设定两端的走线长度，以方便使用者同时计算小型零件两端的走线长度。
3、Xnet设置
a、打开需要设置Xnet的PCB，点击菜单Analyze>SI/EMI Sim>Model Assigment，弹出来的框建议定义DC net 直接Yes 即可,然后出现下面的Model 设置窗体。
b、直接在DevType Value/Refdes 中选择要设定Model 的器件或直接在板子上点选要设置
Model 的器件，点选Create Model,建立该零件的Model。
(如果已经有该零件的Model,并在前面定义,然后Find Model 即可,这里主要介绍没有的情况)
c、在出现对话框中选择Create ESpiceDevice model,点击OK。
d、出现下面窗体：
ModelName: 输入产生Model 的名字
Circuit type: 选择Type, 电阻,电感或电容
Value: 值
Single Pin: 各Pin 的连接顺序, 中间为空格,这里要注意要看零件的pin 的排列,1 2 3 4 5 6 7 8,就是: 1 和2 是一个电阻，3和4是一个电阻,其它同理。
Common Pin: 这里不用管它,空着就可以.
设置好了点击OK,就完成Model的建立。
可以查看连接该排阻的两边的Net ，都有了个Xnet 属性。
Allegro_SPB_16-3速成教材
电子工程师俱乐部--高级PCB论坛，一个可以免费教会你PCB设计的地方Allegro SPB 16.3版PCB画板速成教材:目录：1．创建平面元器件图2．绘制原理图并添加好其属性3．生成网表4．制作PCB焊盘5．制作PCB封装器件6．新建PCB板(画板框设板层)7．导入网表8．布局9．布线10．覆铜11．DRC检查12．出光绘说明：这是一个简单明了的画图过程，而不讲细节，否则正如其它500多页的教材那样，让你一下子没有个清晰的概念，而这部教材是为了让你有个全过程的基础概念并可真正画出PCB板来，以后细节（或高级）部分你再慢慢去深究就不会觉得迷茫了。
（软件界面的介绍就省了，各大教材都已说得很清楚）可能有些细节上写得不对,仅供学习参考.By:龍治铭E-mail:693303589@2011/01/09一、 创建电路原理中的新元器件 (目的：库里没有现成的元器件就得自己创建以便在画原理图时调用)打开Allegro Design Entry CIS ，先创建自己的一个元器件库（以后你可以拷到U 盘备份或到其它电脑用）如下图：点Library 后弹出右图如上右图所示，library1.olb 就是刚才建的库名称，如果你再建一个那就是library2.olb 了。
右击library1.0lb 那行，出现如下左边图所示：接着点New Part 出现给元器件命名的对话框,如上右边图所示，PCB Footpring 栏我们一般不在这里填，空着吧，原因很简单，以后你可能要它用作0603或0805的封装都不一定，所以先不理。
Parts per Pkg 一栏意思就是你这个元器件你要分为几部分来画，比如LM358如果两个放大器我们分为两个来画，那就填2。
点OK 后正式进入创建元器件界面如下图所示：点Place pin 按钮开始加管脚，最后虚线元器件外框要加外框变为实线。
特别注意的是，各管脚名不可同名，否则生成网表时会报错而无法生成网表。
allegro 16.3 约束规则设置
Allegro 16.3约束规则设置约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。
可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。
所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。
电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。
以下图为一约束设置窗口。
一、说明先解释一下约束的类型以及约束中用到的简写名词，如下图所示：1、NCIs（NET CLASS）由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。
如下图所示。
2、NCC（Net Class-Class）一般用在约束组与组之间的间距的时候使用，如下图。
3、DPr（Differential Pairs）差分对一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。
差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。
•模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型指定给相应的元件。
•用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。
以下是设置差分对规则时，需要赋予约束的项。
针对以上约束中用到的一些约束点进行解释说明：差分对的worksheets包含5个主要的约束目录：(1)Pin Delay此值指一对网络之间管脚封装上的延迟，单位是时间ns 或者长度mil。
(2) 不耦合长度(Uncoupled Length)不耦合长度约束是用来限制差分对的一对网络之间的不匹配长度。
Allegro_SPB_16-3速成教材
Allegro SPB 16.3版PCB画板速成教材:目录：1．创建平面元器件图2．绘制原理图并添加好其属性3．生成网表4．制作PCB焊盘5．制作PCB封装器件6．新建PCB板(画板框设板层)7．导入网表8．布局9．布线10．覆铜11．DRC检查12．出光绘说明：这是一个简单明了的画图过程，而不讲细节，否则正如其它500多页的教材那样，让你一下子没有个清晰的概念，而这部教材是为了让你有个全过程的基础概念并可真正画出PCB板来，以后细节（或高级）部分你再慢慢去深究就不会觉得迷茫了。
（软件界面的介绍就省了，各大教材都已说得很清楚）可能有些细节上写得不对,仅供学习参考.By:龍治铭E-mail:693303589@2011/01/09一、创建电路原理中的新元器件(目的：库里没有现成的元器件就得自己创建以便在画原理图时调用)打开Allegro Design Entry CIS ，先创建自己的一个元器件库（以后你可以拷到U盘备份或到其它电脑用）如下图：点Library后弹出右图如上右图所示，library1.olb就是刚才建的库名称，如果你再建一个那就是library2.olb了。
右击library1.0lb那行，出现如下左边图所示：接着点New Part出现给元器件命名的对话框,如上右边图所示，PCB Footpring栏我们一般不在这里填，空着吧，原因很简单，以后你可能要它用作0603或0805的封装都不一定，所以先不理。
Parts per Pkg一栏意思就是你这个元器件你要分为几部分来画，比如LM358如果两个放大器我们分为两个来画，那就填2。
点OK后正式进入创建元器件界面如下图所示：点Place pin按钮开始加管脚，最后虚线元器件外框要加外框变为实线。
特别注意的是，各管脚名不可同名，否则生成网表时会报错而无法生成网表。
创好的元器件如下图：如上图所示就算建完了，点保存就可以了。
提示:管脚编号以后在做PCB封装时是相对应的.特别是三极管的中B中C封装形式值得注意一下.二、绘制原理图：（目的：生成网表及以后布局布线用）如下左边图选Project,点之出现右边图，我们是为了画PCB板而画的电路路就选PCB Board Wizard.命名→选保存的路径→点OK。
allegro使用技巧
allegro使用技巧为了便于大家察看pcb 版，我将Allegro 中遇到的一些细微的东西在此跟大家分享：1、焊盘空心、实心的显示经常每个人都有自己视觉的习惯，有些人习惯空心焊盘而有些人则习惯实心的，当面对的板子和你自己的习惯矛盾时，可以用以下的方法来改变：在菜单中选SetupÆDrawing Options….，会弹出一个对话框：在Display 下的Filled pad 前面打勾，显示的就是实心焊盘，反之就是空心的。
在16.3中则在display菜单下参数设置，display选项卡中2、Highlight这个如果没有设定好的话，当我们高亮一个网络或者零件的时候，显示为虚线条，这样当放大屏幕的时候很难看清点亮的东西。
没有设定好的话，当我们高亮一个网络或者零件的时候，显示为虚线条，这样当缩小屏幕的时候很难看清点亮的东西。
按照如下的方法可以加以设定：在菜单中选SetupÆUser Preferences…，点选Display，在右侧的Display_nohilitefont 前面打勾，则高亮的物体显示为实心颜色，否则为虚线。
这一点实际做一下对比就可以体会到。
3、显示平面层花盘这点跟第1 点类似，在图一中的Thermal pads 中打勾即可；另外要想显示钻孔，只需选中Display drill holes。
4、DRC 显示为填充以及改变大小显示填充：同样在图二的对话框中，选中右侧Display_drcfill 即显示填充的drc，否则为空心。
改变大小：在参数设置中显示的对话框中点开drc 则出现对话框：我们就可以更改drc 的大小，或者开、关drc。
5、改变光标的形状（大十字、小十字等）用惯PowerPCB 的人可能比较习惯光标是大十字，充满整个屏幕，可以作如下设定：在图二中，选中左侧Ui，在右侧Pcb_cursor 的下拉菜单中选不同的项，则可以实现不同的设定，其中Cross 是小光标，infinite 是大光标。
Cadence Allegro SPB 16.3安装和破解
Cadence Allegro SPB 16.3安装和破解一、软件的适用环境：1、Allegro SPB 16.3 可以运行在Windows Server 2003 , 2008 ,Windows XP Professional；(32-bit only)；Windows Vista 32 & 64 bit (Home Basic除外)操作系统下，Windows Vista 必须关闭“控制台\使用者”账户内的UAC(使用者账户控制)项目。
２、Allegro/OrCAD V16.3 不支持Windows NT 及Windows 2000 及 Windows XP Home Edition。
３、Allegro/OrCAD V16.3 不支持 IPF chip ( Intel Itanium 64-bit ) ,HP PA RISC。
４、Windows server不能以Windows Remote Desktop(类似终端机terminal services)的方式执行。
二、软件的安装方法：1、双击打开“安装与破解方法”文件夹下的MakeBatch.exe，验证能否运行，如果可以运行，则直接安装Cadence SPB 16.3软件。
2、如果不能运行MakeBatch.exe，就要先安装文件夹里的补丁文件，双击Setup.exe进行安装，使MakeBatch.exe程序能够正常运行。
3、运行安装光盘Allegro/OrCAD V16.3里的setup.exe安装软件，出现下图：点击“License Manager”按钮，安装License服务器，选择如图所示：“Next”将许可证服务器安装在C:\Cadence文件夹下，当程序要求指定许可证文件时，选择“Cancel”按钮退出安装。
当程序询问是否退出时，选择“Yes”。
点击“Finish”按钮，退出许可证安装程序。
４、确认本机的主机名：由开始菜单选择“控制面板”选项选择“性能和维护”选项选择“计算机名”标签在“完整的计算机名称”条目下查看本机的计算机名如果对这个计算机名称不满意，可点击“更改”按钮在下图中修改，更改后必须重新启动系统使新的本机的主机名生效。
Allegro16.3操作
格点显示的颜色
钻孔的颜色
工作区域的底色
Stack-Up
Conductor
Etch:走线层
Anti Ehch:负片时 电源层的分割线
勾选All这一栏， 每一层的颜色将全 部打开
Stack-Up
Non-Conductor
Areas
用于某一特定的区域，通常建零件时会有用到
Board Geometry
铜箔的设置
在review layout时，如果想将铜箔隐藏，点菜单栏的setup---Display---shape_fill--勾选no_shape_fill,
铜箔设置前
铜箔设置后
Via 显示当前命令下的NET名 Line和Arc 线宽的设定 走线的几种推挤模式 勾选拉线在格点上 勾选上，走线时当同一 条网络有重复线段时会 自动取消原来的那条
Show Element命令下的Find
群组
铜箔 具有电气特性的局 部走线中某一线段
零件
网络
不具有电气特Байду номын сангаас二 维线中的某一线段
Pin脚 DRC 过孔 文字
具有电气特性的同 一层的整条走线
不具有电气特性 二维线
举例说明一
要查看某一颗零件时： 点工具栏 图标，在上图中勾选 然后从工作
区域选中你要查看的那颗零件
举例说明二
要测量线间距时： 点工具栏 图标，在上图中勾选 然后从工作
区域选中你要查看的网络
点击左图中的下拉菜单弹出右图所示，可以快速的打开你想要显示的层，这些层只 有在Artwork里添加后才会出现
用来放置尺寸的标 示，如：零件，板 框的大小等 板框
板子上添加的文字。 如PCB版次，编号等
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1. Allegro中我设置了highlight的颜色为白色，但选中后颜色是白蓝相间的，很不方便查看。
是什么地方需要设置，哪位大虾告诉哈我？答：setup/user preferences/display/display_nohilitefont 这个选项打勾就行了。
2. 不小心按了Highlight Sov后部分线高亮成白色，怎样取消？答：这个是用来检查跨分割的，取消的办法是：如果是4层板的话，在电源层跟地层都铺上地网络，然后再按Highlight Sov刷新即可。
3. 如何更改Highlight高亮默认颜色？答：可以在Display->Color/Visibility->Display->Temporary Highlight里修改即可，临时修改颜色可以点Display->Assign Color来实现。
4. 如实现Highlight高亮部分网络，而背景变暗，就像Altium Designer那样？答：可以在Display->Color/Visibility->Display->Shadow Mode打开该模式，并且选中Di m active layer即可。
5. 快速切换层快捷键答：可以按数字区里的“-”或“+”来换层。
6. OrCAD跟Allegro交互时，出现WARNING [CAP0072] Could not find compone nt to highlight错误等？答：OrCAD输出网表，Allegro导入网表，确保两者对的上号，然后在Orcad选中元件，再右键Editor Select，即可在Allegro中选中该元件；反过来，在Allegro中要先Highlight某元件，在Orcad中变会选中该元件。
1.ORcad :首先打开orcad和allegro分别占1/2的窗口界面。
然后orcad中 Tools/creatn etlist/PCB Editor中Create PCB Editor Netlist下的Options中设置导出网表的路径。
然后确定导出网表。
2.Allegro:Files/Import/Logic/ 最底下的Import directory中设置刚才导出网表的路径。
然后导入即可，只要不出现error即可。
3.操作互动：首先在allegro中选中高亮display/Highlight，然后到orcad中选中一个元件或者引脚哪么对应的allegro中旧高亮显示了。
当然了选中Dehighlight就可以不高亮显示了。
7. 关于盲孔及埋孔B/B Via的制作方法？答：可先制作通孔Thru via，然后Setup->B/B via definitions->Define B/B via，如下图，完成后，再在Constraint Manager->Physical->all layers->vias里添加B/B Via即可。
8. 在用Router Editor做BGA自动扇出时，遇到提示无法找到xxx解决方法？答：路径里不能有中文或者空格。
9. 在制作封装时,如何修改封装引脚的PIN Number？答：Edit->Text，然后选中PIN Number修改即可。
10. 对于一些机械安装孔，为什么选了pin后，选中老是删除不了？答：因为这些Mechanical Pin属于某个Symbol的，在Find里选中Symbols，再右键该机械孔，点Unplace Component即可。
11. 在OrCAD里用Off Page Connector为什么没起到电气连接的作用？答：先科普下：1.off_page connector确实是用在不同页间比较合适，同一页中可以选择用连线，总线或者Place net alias来连通管脚，没有见过在同一页中用off_page connector的。
2.off_page connector在电气特性上是没有方向性的，但是在制图时，为了人看方便，所以使用的双向信号和单向信号的符号还是不同的，这是为了让人知道它是输入还是输出。
电气特性的连接是在芯片做原理图封装时，对管脚定义时形成的。
原因分析：Off Page Connector用于平坦式电路图中多页面原理图电气连接（这些原理图必须从属于同一个Parent Sheet Symbol）。
如下图所示才算同一个Parent sheet symbol。
12. 如何将两块电路板合成一块？答：先将电路板A导出成Sub-drawing，然后电路板B再导入该Sub-drawing，同时原理图也合成一个原理图，完后创建网表Netlist，电路板B再导入该Netlist，此时电路板B存在一些未名的器件和已名的器件，因为导入Sub-drawing元件布局跟连线都跟原来的保持一致，但是去掉了电路板A中元件的网表信息的，而导入该Netlist则导入了网表信息，为了利用原来的元件布局，可用Swap->Component命令来交换元件网表信息而保持原来的布局不变。
13. 元件封装中的机械安装孔Mechanical Symbol？答：使用Allegro PCB Design XL的Package symbol模板建立一个元件封装，对于有电气连接性的pin将其按照实际元件的引脚编号。
而对于机械安装孔的pin，将其pin number删除掉，表明它是一个非电气连接性的引脚，大多数指安装孔。
比如DB9、RJ45等接插件都具有两个（或者以上）的机械孔。
14. Mechanical Symbol已经存在库中，但Place->Manually在Mechanical Symbols 里见不到？答：在Placement里的Advance Settings选项卡中选中Library即可。
15. ORCAD画原理图时，off page connector 后加上页码的方法？答：用ORCAD画原理图，很多ORCAD的SCH中，大多在offpage connector 加上一个页码。
方法很简单：Tools->annotate->action->add intersheet reference即可。
16. 布线时，添加到约束中的所有的通孔和盲孔都可以显示，但是所有埋孔都不能显示，不知道为什么。
比如，L1—L2，L1--L3， L1--L8（8层板）都可以显示，但是L2——L7，L3--L6都无法显示？答：在pad制作时需要把microvia点上即可。
17. Allegro Region区域规则设置？答：setup - constraints - constraint manager或者快捷菜单中带cm标记的，Cmgr图标启动constraints manager图表窗体，在窗体中选择object-->create-->region，此后就在表中设置一下物理或者间距规则，只不过在设置通孔时可以双击弹出选择过孔窗体，非常方便。
最后设置完了点击OK，此后在allegro pcb的菜单中shape下有利用Rectangular建立一个矩形，然后在option中的active class 选择Constraint Region，subclass选择all.assgin to region选择你刚刚在规则管理中建立的区域规则名称，如果没有说明你没有保存好，重新操作一遍以上的规则建立过程。
18. 与某个Symbol的引脚相连的Clins和Vias删除不了？答：可能该Symbol为fix，Unfix该Symbol即可。
19. Allegro使用Fanout by pick功能时老是扇不出，而且停到一半卡死？答：可能待扇出Symbol所在区域中存在Etch层的Shape，要删掉这些Shape才行。
20. 将某个网络设置成电源网络，并设置其电压、线宽等属性？答：选中该Net，然后Edit->Properties，按下图修改其属性即可。
或者也可以依次点击T ools->Setup Advisor->Next->Next->Identify DC Nets->填入网络的Voltage即可。
21. 为什么器件bound相互重叠了，也不显示DRC错误呢？是不是哪里设置要打开以下？3 u# n/ O$ F1 d3 @# l. |答：有两种，一个是pin到pin的距离约束，主要是防止短路，需要在constrain中设置smd pin 到smd pin的距离，然后在setup——constrain——modes中的spacing modes中勾选smd pin to smd pin。
另外一个是检查两个器件是否重叠，需要用到place bound top/bottom，至于是顶层还是底层，要更具你的器件而定，这个规则只要是两个器件的place bound层相互重叠就会报警，同样需要打开检查开关，在setup——constrain——modes中的design modes（package）中勾选package to package为on（其中on为实时监测，只要触犯规则就报警，batch为只有点击update drc才监测报警，off是不监测，违反规则不报警）。
当然，Color/Visibility中Stack-UP中相应层中的DRC显示也要开启。
22. 拖动时为什么不显示鼠线？移动铺铜或元件时，原来与之相连的过孔和线都消失了，怎么解决？答：Move时要选中Ripup Etch。
选中Ripup Etch时将去掉跟该Symbol引脚相连的Cli nes，同时显示Rats，选中Stretch Etch时用Clines代替Rats，而什么都不选时则保留Clines 同时显示Rats。
所以移动铺铜或元件为保留原来的过孔和线，则不能选中Ripup Etch。
另外：定制Allegro环境Find（选取）Design Object Find Filter选项：Groups(将1个或多个元件设定为同一组群)Comps（带有元件序号的Allegro元件）Symbols（所有电路板中的Allegro元件）Functions（一组元件中的一个元件）Nets（一条导线）Pins(元件的管脚)Vias（过孔或贯穿孔）Clines（具有电气特性的线段：导线到导线；导线到过孔；过孔到过孔）Lines（具有电气特性的线段：如元件外框）Shapes（任意多边形）Voids（任意多边形的挖空部分）Cline Segs(在clines中一条没有拐弯的导线)Other Segs(在line中一条没有拐弯的导线)Figures（图形符号）DRC errors（违反设计规则的位置及相关信息）Text（文字）Ratsnets（飞线）Rat Ts（T型飞线）文件类型：.brd(普通的电路板文件).dra(Symbols或Pad的可编辑保存文件).pad（Padstack文件，在做symbol时可以直接调用）.psm（Library文件，保存一般元件）.osm(Library文件，保存由图框及图文件说明组成的元件).bsm(Library文件，保存由板外框及螺丝孔组成的元件).fsm(Library文件，保存特殊图形元件，仅用于建立Padstack的Thermal Relief) .ssm(Library文件，保存特殊外形元件，仅用于建立特殊外形的Padstack).mdd(Library文件，保存module definition).tap(输出的包含NC drill数据的文件).scr（Script和macro文件）.art(输出底片文件).log（输出的一些临时信息文件）.color(view层面切换文件).jrl(记录操作Allegro的事件的文件)设定Drawing Size（setup\Drawing size....）设定Drawing Options(setup\Drawing option....)status:on-line DRC(随时执行DRC)Default symbol heightDisplay：Enhanced Display Mode:Display drill holes:显示钻孔的实际大小Filled pads：将via 和pin由中空改为填满Cline endcaps：导线拐弯处的平滑Thermal pads：显示Negative Layer的pin/via的散热十字孔设定Text Size（setup\Text Size....）设定格子（setup \grids...）Grids on:显示格子Non-Etch:非走线层All Etch:走线层Top：顶层Bottom：底层设定Subclasses选项（setup\subclasses...）添加\删除 LayerNew Subclass..设定B/Bvia(setup\Vias\Define B/Bvia...)Ripup etch：移动时显示飞线Stretch etch：移动时不显示飞线信号线的基本操作：更改信号线的宽度（Edit\Change\Find\Clines）option\linewidth删除信号线（Edit\Delete）改变信号线的拐角（Edit\Vertex）删除信号线的拐角（Edit\Delete Vertex）23. 如何修改某个Shape或Polygon的网络属性以及边界？答：Shape->Select Shape or void->单击选中该Shape->在右边Option栏Assign net n ame中将Dummy Net修改成自己想要的网络，当鼠标光标停留在边界时可以拖动光标修改边界。