数字锁相环试验讲义锁相环的分类模拟数字如何定义何谓
锁相环理论讲解
锁相环的理论锁相环作为一个系统，主要包含三个基本模块：鉴相器(Phase Detector ：PD)、低通滤波器(LowPass Filter ：LPF)，亦即环路滤波器(L00P Filter ：LF )，和压控振荡器(V oltage Controlled Oscillator ：VCO )。
这三个基本模块组成的锁相环为基本锁相环，亦即线形锁相环(LPLL)，如图2．1所示。
图2.1锁相环原理图当锁相环开始工作时，输入参考信号的频率1f 与压控振荡器的固有振荡频率o f 总是不相同的，即1o f f f ∆=-，这一固有频率差1o f f f ∆=-必然引起它们之间的相位差不断变化，并不断跨越2π角。
由于鉴相器特性是以相位差2π为周期的，因此鉴相器输出的误差电压总是在某一范围内摆动。
这个误差电压通过环路滤波器变成控制电压加到压控振荡器上，使压控振荡器的频率o f 趋向于参考信号的频率i f ，直到压控振荡器的频率变化到与输入参考信号的频率相等，并满足一定条件，环路就在这个频率上稳定下来。
两个频率之间的相位差不随时间变化而是一个恒定的常数，这时环路就进入“锁定”状态。
当环路已处于锁定状态时，如果输入参考信号的频率和相位发生变化，通过环路的控制作用，压控振荡器的频率和相位能不断跟踪输入参考信号频率的变化而变化，使环路重新进入锁定状态，这种动态过程称为环路的“跟踪”过程。
而环路不处于锁定和跟踪状态，这个动态过程称为“失锁”过程。
从上述分析可知，鉴相器有两个主要功能：一个是频率牵引，另一个是相位锁定。
实际中使用的锁相环系统还包括放大器、分频器、混频器等模块，但是这些附加的模块不会影响锁相环的基本工作原理，可以忽略。
2.1 锁相环的工作原理锁相环作为一个系统，主要包含三个基本模块：鉴相器【4】、低通滤波器，亦即环路滤波器，和压控振荡器。
在本节首先分析鉴相器、环路滤波器和压控振荡器.2.1.1 鉴相器锁相环中的鉴相器（PD ）通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图示：()O U t ()i U t ()D U t图2.2 模拟鉴相器电路 鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：()sin[()]i m i i u t U t ωθ=+ （2.1）()sin[()]o om o o u t U t ωθ=+ （2.2）式中的O ω为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。
锁相环的分类
锁相环的分类锁相环是一种电子电路，其主要用途是把输入信号的频率锁定在参考信号的频率上，可以广泛应用于通讯、计算机、车载电子、航空航天等领域。
按照其特性和功能，锁相环可以分为多个不同的分类。
第一类：基本锁相环（Basic PLL）基本锁相环是最常见的一种锁相环，其基本原理是通过相位比较器将输入信号与参考信号进行比较，产生误差信号，这个误差信号经过放大器放大后，控制振荡器的频率，直到输入信号与参考信号的相位差为零。
基本锁相环被广泛应用于数字通信和数字信号处理领域。
第二类：时间间隔锁相环（Time Interval PLL）时间间隔锁相环是一种特殊的基本锁相环，其特点是输入信号与参考信号的频率相差很大，但相邻两个脉冲之间的时间间隔是可以精确测量的。
时间间隔锁相环的主要应用领域是时间测量和频率合成。
第三类：追踪锁相环（Tracking PLL）追踪锁相环是一种比较常见的锁相环，其主要用途是追踪并锁定一个带有随机变化的输入信号的频率。
追踪锁相环的特点是具有快速锁定能力和高抗噪声能力，因此在多媒体通信和雷达信号处理等领域得到广泛应用。
第四类：数字锁相环（Digital PLL）数字锁相环是一种专门用于数字信号处理领域的锁相环，它的特点是将输入信号和参考信号转换成数字信号后进行处理。
数字锁相环广泛应用于数字业务交换和数字信号编码等领域。
第五类：调频锁相环（FM PLL）调频锁相环是一种特殊的锁相环，它的主要用途是锁定调频信号中的载频，通过解调得到原始信息。
调频锁相环的应用领域包括广播、电视、通信等。
以上是锁相环的几种常见分类，不同的分类有不同的特点和应用领域。
通过对不同种类锁相环的了解和选用，可以更好的实现对信号的控制和处理，为电子电路的应用提供更加可靠的技术保障。
锁相环教学讲义
输入输出特性：
o(t)oK uc(t) K
压控灵敏度
3 锁相环的基本组成分析
3、压控振荡器（VCO）
例
O(t)22R1RR34CuUi(Zt)
令：
2R4 1
2R1R3CUZ
K
uc(t)ui(t)
则有： O(t)Kuc(t)
若当uc(t)为零或直流电压时，其固有振荡角频率为ωo,
使捕捉时间变长的主要原因。
(3) Δωi很大：Δωi远远大于环路滤波器的通频带和捕捉频带。 这时鉴相器输出的电压uD(t)不能通过环路滤波 器，滤波器的输出为零或保持不变，VCO的输出
频率也保持不变，环路处于失锁状态。
2. 跟踪过程
跟踪过程——已锁定的环路，若ωi（或o）发生变化时，则 VCO振荡角频率o跟踪ωi而变化，维持o=ωi
捕捉带（ΔωP）——能够由失锁进入锁定所允许的输入信号角频
率ωi偏离o的最大值|Δωi|(最大固有角频
差)
捕捉时间（τP）——捕捉过程所需要的时间。
当未加ui(t)时，VCO上没有控制电压，振荡角频率为o。
当加入恒定ωi的输入时→产生固有角频差Δωi= ωi-o，同时形
成瞬时相差φe(t) uD(t)
uD(t)
(a) 0
uD(t)
ωa
o
ΔωP
(捕捉带)
锁相环路（PLL） 及应 用
本章教学内容
1 锁相环路概述 2 锁相环的基本结构和工作原理 3 锁相环的基本组成分析 4 锁相环的环路模型 5 环路的捕捉与跟踪过程 6 锁相环的应用
教学重点
▪锁相环的构成及基本原理 ▪环路的锁定、捕捉和跟踪；环路的同步带 和捕捉带 ▪锁相环的数学模型
数字锁相环
第7章 数字锁相环
第1节 全数字环概述 第2节 位同步数字环实例 第3节 ZC1—DPLL的原理与性能 第4节 单片集成全数字锁相环
《锁相技术》
第7章 数字锁相环
第1节 全数字环概述
一、一般构成与分类 全数字环一般组成如图7-1所示。 它由数字鉴相器、 数字滤波器与数字压控振荡器(DCO)三个数字电路部 件组成。其中数字鉴相器有多种样式，样式不同对环 路性能有很大影响。
《锁相技术》
第7章 数字锁相环
3.过零检测式数字锁相环(ZC-DPLL)环路用本地受 控时钟脉冲对输入信号的过零点抽样，非零的实际抽 样值大小就反映着相位误差，用该相位误差来调节本 地时钟信号的相位。
4.超前滞后型数字锁相环(LL-DPLL)这种锁相环的 鉴相器将逐周地比较输入信号与本地时钟信号的相位， 根据相位的超前或滞后输出相应的超前或滞后脉冲， 用变换成加脉冲或减脉冲,对应地调节本地时钟相位。
(7-3)
《锁相技术》
第7章 数字锁相环
第7章 数字锁相环
《锁相技术》
图7-2 触发器型鉴相器
第7章 数字锁相环
(2) 奈奎斯特速率抽样鉴相器。该型鉴相器组成如 图7-3所示。模数变换器(A/D)的抽样率按带通信号的取 样定理选择，以使取样后信号含有充分的输入信号相 位信息。
《锁相技术》
第7章 数字锁相环
《锁相技术》
图7-3 奈奎斯特速率抽样鉴相器
《锁相技术》
第7章 数字锁相环
《锁相技术》
图7-1 数字锁相环一般组成
第7章 数字锁相环
1. 触发器型数字锁相环(FF—DPLL)该环路利用一双 稳态触发器作数字鉴相器，其状态分别受输入信号与本 地受控时钟信号的正向过零点触发,产生的置位与复位脉 冲状态变化之间间隔就反映着两信号之间相位误差。
数字锁相环实验
通信原理实验报告数字锁相环实验姓名：学号：实验2 数字锁相环实验一、实验原理和电路说明在电信网中，同步是一个十分重要的概念。
同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。
同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。
锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。
图2.2.1 数字锁相环的结构数字锁相环的结构如图2.2.1所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。
数字锁相环均在FPGA内部实现，其工作过程如图2.2.2所示。
T1时刻T2时刻T3时刻T4时刻图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征在图2.2.1，采样器1、2构成一个数字鉴相器，时钟信号E、F对D信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。
数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。
在图2.2.2中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。
在锁相环开始工作之前的T1时该，图2.2.2中D点的时钟与输入参考时钟C没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D点信号前沿提前。
在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。
由于振荡器为自由方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D点信号前沿滞后。
这样，可变分频器不断在三种模式之间进行切换，其最终目的使D点时钟信号的时钟沿在E、F时钟上升沿之间，从而使D点信号与外部参考信号达到同步。
数字锁相环基础知识
数字锁相环基础知识数字锁相环（Digital Phase-Locked Loop，简称DPLL）是一种广泛应用于通信系统、数字信号处理和时钟同步等领域的数字电路技术。
它通过对输入信号进行数字化处理，实现锁定输入信号的相位和频率，从而实现信号的同步和解调。
数字锁相环的基本原理是将输入信号与本地参考信号进行比较，通过调整本地参考信号的相位和频率，使得输入信号与本地参考信号保持同步。
为了实现这一目标，数字锁相环通常由相位检测器、数字控制环路滤波器、数字控制振荡器和数字控制频率合成器等组成。
相位检测器负责测量输入信号和本地参考信号之间的相位差。
常见的相位检测器有边沿检测器和乘法器相位检测器等。
边沿检测器通过测量输入信号和本地参考信号之间的边沿时间差来计算相位差；乘法器相位检测器通过将输入信号和本地参考信号相乘，得到一个与相位差成正比的输出。
接着，数字控制环路滤波器对相位差进行滤波处理，以获得平滑的控制信号。
常见的数字控制环路滤波器有积分环路滤波器和二阶锁相环滤波器等。
积分环路滤波器通过积分相位差来获得控制信号；二阶锁相环滤波器通过对相位差进行二阶滤波，提高了系统的稳定性和抗干扰能力。
然后，数字控制振荡器根据控制信号调整本地参考信号的相位和频率。
数字控制振荡器通常由数字控制调节器和数字控制振荡器组成。
数字控制调节器根据控制信号调节数字控制振荡器的频率，从而实现对本地参考信号频率的精确控制。
数字控制频率合成器根据数字控制振荡器的输出信号生成输出信号。
数字控制频率合成器通常由数字控制振荡器和数字控制调制器组成。
数字控制振荡器通过输出参考信号的频率来控制数字控制调制器的频率，从而实现对输出信号频率的精确合成。
数字锁相环具有很多优点。
首先，它可以实现高精度的相位和频率锁定，对于要求高精度同步的应用非常有用。
其次，数字锁相环具有较高的稳定性和抗干扰能力，可以有效抑制噪声和干扰信号。
此外，数字锁相环还具有灵活性强、可编程性好等特点，可以根据不同的应用需求进行灵活配置和调整。
关于锁相环的说明
锁相环1．锁相环的基本组成锁相环工作目标，外部的输入信号与内部的振荡信号同步。
锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的相位。
（相位包括两部分，频率相位tω和初相θ；初相一旦工作后就确定下来，实际控制相位就是控制频率相位，进一步说就是控制频率）锁相环路是一种反馈控制电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住。
当输出信号频率大于输入信号频率时，反馈结构会使得输出频率下降，当输出信号频率大小于输入信号频率时，反馈结构会使得输出频率上升，直至与输入频率相等为止。
锁相环通常由鉴相器（PD）、环路滤波器（LF）和振荡压控器（VCO）三部分组成，锁相环组成的原理框图如下图所示。
锁相环组成的原理框图2.锁相环个部件分析2.1鉴相器锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如下：*说明：1.cos 为sin 的相差900的形式，影响只在于初始相位值差900，只为后边数学处理的方便而已。
2.()()i o t t θθ 对于非调制信号（调相调频）可以认为是不随t 改变的,i o θθ，按照一般理解就是初相。
模拟乘法器的输出电压u D 为：2.2.低通滤波器由于u D 中包括和频分量（u D 中第一项），用低通滤波器LF 可以将其滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t ）。
2.3 振荡压控器压控振荡器的压控特性下图所示，该特性说明压控振荡器的振荡频率ωu以ω0为中心，随输入信号电压u c （t ）的变化而变化。
该特性的表达式为上式说明当uc（t）随时间而变时，压控振荡器的振荡频率ωu也随时间而变，锁相环进入“频率牵引”，自动跟踪捕捉输入信号的频率，使锁相环进入锁定的状态，并保持ω0=ωi的状态不变。
模拟电子技术基础 7.3锁相环路(PLL)PPT课件
LF
VCO
输入调频信号
输出解调信号
uＣ(t)
捕捉带 ＞ 输入调频信号的最大频偏
环路带宽＞输入调频信号中调制信号的频谱பைடு நூலகம்度
为实现不失真解调，要求：
2. 调幅波的同步检波
乘积型同步检波框图
AMXY
LPF
uO(t)
ur(t)
us(t)
同步信号利用PLL提取
2. 调幅波的同步检波
PDⅡ的输入信号只在上升沿起作用，故该PD能处理非常窄的脉冲。
工作波形
VCO输入
VDD
PDⅡ输出
u14
u3
u13
锁定指示：锁定时高电平 失锁时低电平
u1
u9
PDⅡ称为鉴频鉴相器，因为：
o
uD(t)
PLL基本方程 的含义？
PLL基本方程 的含义？
7.3 锁相环路
可以锁定相位，可以消除频率误差,实现频率的无误差跟踪
主要要求：
掌握PLL的基本组成、工作原理和锁定的概念。
了解PLL的相位模型和基本方程。
了解PLL的捕捉与跟踪。
7.3 锁相环路
了解集成PLL和PLL的应用。
7.3.1 锁相环路基本原理
一、 锁相环路基本组成
鉴相器（PD）：用以比较ui、 uo相位， 输出反映相位误差 的电压uD(t)
CMOS锁相环路CD4046简介
为数字PLL。内有两个PD、VCO、缓冲放大器、输入信号放大与整形电路、内部稳压器等。
具有电源电压范围宽（5~15V）、功耗低、输入阻抗高等优点。工作频率0~1MHz
内部VCO产生50%占空比的方波。输出电平可与TTL电平或CMOS电平兼容。
解调电压输出
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数字锁相环试验讲义
一、锁相环的分类
模拟、数字如何定义？何谓数字锁相环。
是指对模拟信号进行采样量化之后（数字化）的“数字信号”的处理中应用的锁相环，还是指的对真正的“数字信号”如时钟波形进行锁定的锁相环？
二、数字锁相环的实际应用
欲成其事，先明其义。
现代数字系统设计中，锁相环有什么样的作用。
1）在ASIC设计中的应用。
主要应用领域：窄带跟踪接收；锁相鉴频；载波恢复；频率合成。
例一：为了达到ASIC设计对时钟的要求,许多工程师都在他们的设计中加入了锁相环(PLL)。
PLL有很多理想的特性，例如可以倍频、纠正时钟信号的占空比以及消除时钟在分布中产生的延迟等。
这些特性使设计者们可以将价格便宜的低频晶振置于芯片外作为时钟源，然后通过在芯片中对该低频时钟源产生的信号进行倍频来得到任意更高频率的内部时钟信号。
同时，通过加入PLL，设计者还可以将建立-保持时间窗与芯片时钟源的边沿对齐，并以此来控制建立-保持时间窗和输入时钟源与输出信号之间的延迟。
2）在信号源产生方面的应用
例二：由于无线电通信技术的迅速发展，对振荡信号源的要求也在不断提高。
不但要求它的频率稳定度和准确度高，而且要求能方便地改换频率。
实现频率合成有多种方法，但基本上可以归纳为直接合成法与间接合成法（锁相环路）两大类。
3）无线通信领域的实际应用
例三：GSM手机的频率系统包括参考频率锁相环，射频本振锁相环、中频本振锁相环。
广义的数字锁相环包括扩频通信中的码跟踪。
三、数字锁相环的基本原理
一般数字锁相环路的组成与模拟锁相环路相同，即也是由相位检波器、环路滤波器和本地振荡器等基本部件构成，但这些部件全部采用数字电路。
具体来说数字锁相环由：数字鉴相器、数字环路滤波器、NCO和分频器组成。
四、实际应用中的数字锁相环的实现方法
PLL的结构和功能看起来十分简单，但实际上却非常复杂，因而即使是最好的电路设计者也很难十分顺利地完成PLL的设计。
在实际应用中，针对数字信号或数字时钟的特点，数字锁相环多采用超前滞后型吞吐脉冲的锁相环路来实现。
下面的框图是一个实用的数字锁相环的实现框图。
a点波形（输入
信号）
b点波形
（边沿）
c点波形
（超前）
d点波形
（超前）
e点波形
（超前）已取反，为“1”
f点波形
（滞后）
Local
clock
g点波形
h点波形
i点波形
五、频率合成器
频率合成器由于运用场合的不同，对它的要求也不尽相同。
大体来说，有如下几个主要技术指标：频率范围，频率间隔，频率转换时间，频率稳定度与准确度等。
1971年，美国学者J．Tierncy，C．M．Rader和B．Gold提出了以全数字技术，从相位概念出发直接合成所需波形的一种新的频率合成原理。
DDS技术是一种把一系列数字量形式的信号通过DAC转换成模拟量形式的信号的合成技术。
目前使用最广泛的一种DDS方式是利用高速存储器作查寻表，然后通过高速DAC 产生已经用数字形式存入的正弦波。
以下为DDS的基本结构框图。
数字域
实际中的DDS芯片框图
1．1 相位累加器部分
相位累加器由N 位加法器与N 位累加寄存器级联构成。
每来一个时钟脉冲，加法器将频率控制数据与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。
累加寄存器将加法器在上一个时钟作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟的作用下继续与频率控制数据相加。
这样，相位累加器在参考时钟的作用下，进行线性相位累加，当相位累加器累加满量时就会产生一次溢出，完成一个周期性的动作，这个周期就是DDS 合成信号的一个频率周期，累加器的溢出频率就是DDS 输出的信号频率。
1．2 相位—幅值转换部分
用相位累加器输出的数据作为取样地址，对正弦波波形存储器进行相位—幅值转换，即可在给定的时间上确定输出的波形幅值。
1．3 数模转换部分
DAC 将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号，低通滤波器用于衰减和滤除不需要的取样分量以便输出频谱纯净的正弦波信号。
对于计数容量为2N 的相位累加器和具有M 个相位取样的正弦波波形存储器，若频率控制字（即控制步长）为K ，则DDS 系统输出信号的频率为()/2n o c f f K =⨯，而频率分辨率为Δf ＝fomin ＝/2n c f 。
2 DDS 的性能特点
DDS 在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。
2．1 极快的频率切换速度 DDS 是一个开环系统，无任何反馈环节，频率转换时间主要由LPF 附加的时延来决定。
如fc ＝10MHz ，转换时间即为100ns ，若时钟频率升高，转换时间将缩短，但不可能少于
数字门电路的延迟时间。
目前，DDS的调谐时间一般在ns级，比使用其它的频率合成方法都要短数个数量级。
2．2极高的频率分辨率
f可知，只要增加相位累加器的位数N即可获得任意小的频率调谐由Δf＝fomin＝/2n
c
步进。
大多数DDS的分辨率在Hz，mHz甚至μHz的数量级。
2．3低相位噪声和低漂移
DDS系统中合成信号的频率稳定度直接由参考源的频率稳定度决定，合成信号的相位噪声与参考源的相位噪声相同。
而在大多数DDS系统应用中，一般由固定的晶振来产生基准频率，所以其相位噪声和漂移特性是极为优异的。
2．4连续的相位变化
同样因DDS是一个开环系统，故当一个转换频率的指令加在DDS的数据输入端时，它会迅速合成所要求的频率信号，在输出信号上没有叠加任何电流脉冲，输出变化是一个平稳的过渡过程，而且相位是连续变化的，这个特点也是DDS独有的。
2．5在极宽的频带范围内输出幅度平坦的信号
DDS的最低输出频率是所用的时钟频率的最小分辨率或相位累加器的分辨率。
奈奎斯特采样定理保证了在直到该时钟频率一半的所有频率下，DAC都可以再现信号，即DDS频率的上限fomax由合成器的最大时钟频率fc决定（fomax＝fc/2）。
2．6易于集成、易于调整
DDS中几乎所有的部件都属于数字信号处理器件，除DAC和滤波器外，无需任何调整，从而降低了成本，简化了生产设备。
3DDS的应用
DDS问世之初，构成DDS元器件的速度的限制和数字化引起的噪声，这两个主要缺点阻碍了DDS的发展与实际应用。
近几年超高速数字电路的发展以及对DDS的深入研究，DDS的最高工作频率以及噪声性能已接近并达到锁相频率合成器相当的水平。
随着这种频率合成技术的发展，其已广泛应用于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪表工业等领域。
3．1实时模拟仿真的高精密信号
在DDS的波形存储器中存入正弦波形及方波、三角波、锯齿波等大量非正弦波形数据，然后通过手控或用计算机编程对这些数据进行控制，就可以任意改变输出信号的波形。
利用DDS具有的快速频率转换、连续相位变换、精确的细调步进的特点，将其与简单电路相结合就构成精确模拟仿真各种信号的的最佳方式和手段。
这是其它频率合成方法不能与之相比的。
例如它可以模拟各种各样的神经脉冲之类的波形，重现由数字存储示波器（DSO）捕获的波形。
3．2实现各种复杂方式的信号调制
DDS也是一种理想的调制器，因为合成信号的三个参量：频率、相位和幅度均可由数字信号精确控制，因此DDS可以通过预置相位累加器的初始值来精确地控制合成信号的相位，从而达到调制的目的。
现代通信技术中调制方式越来越多，BPSK，QPSK，MSK都需要对载波进行精确的相位控制。
而DDS的合成信号的相位精度由相位累加器的位数决定。
一个32位的相位累加器可产生43亿个离散的相位电平，而相位精度可控制在8×10－3度的范围内，因此，在转换频率时，只要通过预置相位累加器的初始值，即可精确地控制合成信号的相位，很容易实现各种数字调制方式。
3．3实现频率精调，作为理想的频率源
DDS能有效地实现频率精调，它可以在许多锁相环（PLL）设计中代替多重环路。
在一个PLL中保持适当的分频比关系，可以将DDS的高频率分辨率及快速转换时间特性与锁相环路的输出频率高、寄生噪声和杂波低的特点有机地结合起来，从而实现更为理想的DDS ＋PLL混合式频率合成技术。
图2是这种方案设计的方框图。
在频率粗调时用PLL来覆盖所需工作频段，选择适当的分频比可获得较高的相位噪声，而DDS被用来覆盖那些粗调增量，在其内实现频率精调。
这种方案以其优越的相位稳定性和极低的颤噪效应满足了各种系统对频率源苛刻的技术要求。
这也是目前开发应用DDS技术最广泛的一种方法。
采用这种方案组成的频率合成器已在很高的频率上得以实现。
当然，DDS的应用不仅限于这些，它还可用于核磁谐振频谱学及其成像、检测仪表等。
随着DDS集成电路器件速度的飞速发展，它已成为一种可用于满足系统频率要求的重要而灵活的设计手段。