基于FPGA和DDS的信号源设计
基于FPGA的DDS信号源设计 (2)
基于FPGA的DDS信号源设【摘要】本系统是基于FPGA的基础上利用DDS技术设计一种信号发生器。
正文部分主要介绍了该系统的设计原理、组成模块、实验结果及误差分析。
该系统设计的主要优点在于可以通过按键来选择不同的波形如正弦波、方波、锯齿波、三角波。
利用Verilog语言进行编程，通过ALTER公司提供的Quartus II软件编译仿真，可通过SignalTap II 观察仿真结果，也通过示波器观察所生成波形的效果。
该系统的输入时钟频率是50MHZ。
【关键词】FPGA；DDS；Verilog；Quartus II；信号发生器一、引言实现信号源常用的方法是频率合成法 ,其中直接数字频率合成法 ( Di rect Digital Frequency Synthesis简称 DD F S 或 DDS) ,是继直接频率合成法和间接频率合成法之后 ,随着电子技术的发展迅速崛起的第三代频率合成技术[1]。
DDS 是一种全数字技术,它从相位概念出发直接合成所需频率，与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。
在各行各业的测试中，信号源扮演着极为重要的作用。
信号源中采用DDS技术在各个行业已成为一种主流趋势。
随着DDS技术的发展，其在通讯、雷达、遥控遥测、航空航天等领域更是得到了广泛的应用。
而本项目正是基于FPGA的基础上利用DDS技术设计一种波形可选，初始相位可控的信号发生器。
FPGA即现场可编辑逻辑阵列，是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，解决了定制电路的不足。
因FPGA不仅解决了电子系统小型化、低功耗、高可靠性等问题，还具有开发周期短，投入少等优点而被广泛用于各种技术领域。
本项目就是基于FPGA的基础上设计的，在Altera公司的开发平台Quartus II 进行编程、仿真，并利用FPGA开发板进行验证。
基于FPGA的DDS信号源设计
ｃ ｌ １ ｉ ｎ ａ ｓ ｃ ｉ ｅ ｎ ｃ ｅ ａ ｎ ｄ Ｔ ｅ ｃ ｈ ｎ ｏ ｌ ｏ ｇ ｙ Ｒ ｅ ｖ ｉ ｅ ｗ
ｅ ｎ ｄ
方式， 对 频 率控制 字进行调 节 ， 可实 现给定改 变 ， 频率 步进 的改变 和增 减 ， 波形 的选 择等 。 此模 块 的Ｖｅ ｒ ｉ ｌ ｏ ｇ ￣ 码如 下 ： ａ ｌ ｗａ ｙ ｓ ＠（ ｐ ｏ ｓ ｅ ｄ ｇ ｅ ｃ ｌ ｋ ｏ ｒ ｎ ｅ ｇ ｅ ｄ ｇ ｅ ｒ ｓ ｔ ）
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石油 地 质 类 型 及 其 区 域特 征
４ ． 结 柬语
ｅｇ ｂ ｉｎ
ｃ ａ ｓ ｅ （ ｓ ｉ ｎ ｇ ｌ ｅ ＿ ｓ ｔ ａ ｔ ｅ ）
１ ： ｗａ ｖ ｅ ｍｏ ｄｅ ＝ ２ ｂ Ｏｌ ｉ ／／ｓ ｉ ｎ
２： ｗａ ｖ ｅ ｍｏ ｄｅ ＝ ２’ ｂｌ ０ ； ／／ ｆ ａ ｎ ｇ ｂｏ
３ ： ｗａ ｖ ｅ ｍｏ ｄ ｅ ＝２ ｈ ｌ １ ； ／ ／ ｓ ａ ｎ ｊ ｉ ａ ｏ ｂ ｏ
ｅｇ ｂ ｉｎ
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计还有许多可以优化的地方 ， 如考虐流水线设计做累加模块， 利用波形数据的 对称性 只 存放一 半 的波形数 据 ， 节省 Ｒ Ｏ Ｍｉ ￣件资源 等 。 ｆ 如果 能合 理应 用Ｐ Ｉ ＣＡ 的Ｉ Ｐ 内核 ， 采 用Ｓ Ｏ Ｐ Ｃ 技术 定能 做 出性能 更优 越 的Ｄ Ⅸ科 言 号源。
基于FPGA和DDS的信号源设计
基于FPGA和DDS的信号源设计1 引言直接数字频率合成DDS(Direct Digital Synthesizer)是基于奈奎斯特抽样定理理论和现代器件生产技术发展的一种新的频率合成技术。
与第二代基于锁相环频率合成技术相比，DDS 具有频率切换时间短、频率分辨率高、相位可连续变化和输出波形灵活等优点，因此，广泛应用于教学科研、通信、雷达、自动控制和电子测量等领域。
该技术的常用方法是利用性能优良的DDS 专用器件，“搭积木”式设计电路，这种“搭积木”式设计电路方法虽然直观，但DDS专用器件价格较贵，输出波形单一，使用受到一定限制，特别不适合于输出波形多样化的应用场合。
随着高速可编程逻辑器件FPGA 的发展，电子工程师可根据实际需求，在单一FPGA 上开发出性能优良的具有任意波形的DDS 系统，极大限度地简化设计过程并提高效率。
本文在讨论DDS 的基础上，介绍利用FPGA 设计的基于DDS 的信号发生器。
2 DDS 技术工作原理DDS 是一种从相位概念出发直接合成所需波形的数字频率合成技术，主要通过查波形表实现。
由奈奎斯特抽样定理理论可知，当抽样频率大于被抽样信号的最高频率2 倍时，通过抽样得到的数字信号可通过一个低通滤波器还原成原来的信号。
DDS 信号发生器，主要由相位累加器、相位寄存器、波形存储器、D／A 转换器和模拟低通滤波器组成如图1 所示。
fR 为参考时钟，K 为输入频率控制字，其值与输出频率相对应，因此，控制输入控制字K，就能有效控制输出频率值。
通常情况下，K 值由控制器写入。
由图1 可知，在参考时钟fR 的控制下，频率控制字K 与相位寄存器的输出反馈在相位累加器中完成加运算，并把计算结果寄存于相位寄存器，作为下一次加运算的一个输入值。
相位累加器输出高位数据作为波形存储器的相位抽样。
基于FPGA与DDS的信号源设计与实现.
基于FPGA与DDS的信号源设计与实现基于FPGA与DDS的信号源设计与实现类别：电子综合目前，大多通信设备都是针对某一种或少量几种固定的通信体制、信号调制样式以及信号特征参数，例如GSM移动通信信号只有GMSK一种调制样式，其调制速率为22.8 Kbit/s，因此这类通信设备中的数字信号激励器或数字波形形成电路大多采用专用集成芯片实现。
而本文设计了一个通用的数字信号激励器，以产生所需要的各种信号调制模式的信号波形，且对每一种调制样式信号的各种特征参数能够灵活控制。
1 数学模型为了保证高性能以及灵活性，现代通信对抗干扰设备通常采用FPGA+DAC的工作模式,在一些快速复杂的应用环境下，则可采用高性能的FPGA和DSP协同工作，作为数字干扰激励器的核心，同时为保证对跳频信号或其他快速通信信号的有效干扰，频综模块通常采用DDS的频率快速合成模式。
其干扰信号产生原理可以由式(1)表示：在FPGA 中利用数字方式合成数字激励源，通过一定形式的低通滤波器或脉冲成型滤波器即可得到数字基带信号sI (n)、sQ(n)。
数字基带信号sI (n)、sQ(n)通过DAC变换为模拟基带信号sI (t)、sQ(t)，再通过上变频模块即可实现干扰信号的上变频调制。
在FPGA 中，cos(ωn)、sin(ωn)可由查找表(LUT) 的方式生成，即DDS 频率合成方式。
在现代FPGA 开发中，通常会提供一些较成熟的IP 核，因此也可以直接调用IP 核来实现在FPGA 中正弦信号的产生，其原理也是通过查找表的方式生成。
在产生正弦信号时，查找表即为一个ROM 块，通常其中存储了一个周期的正弦信号，通过对读取地址按一定步进循环取值即可产生相应的正弦信号。
查找表的存储深度和FPGA 的工作时钟决定了可以产生的正弦信号频率范围。
(1) 单音信号单音信号可以按式(2) 产生：s(t)=cos(ωt)cos(ωct)+sin(ωt)sin(ωct)=cos((ω+ωc)t) (2) 其中，sI (t)=cos(ωt)、sQ(t)=sin(ωt) 分别为I 、Q 路基带模拟信号，当ω=0 时，I 、Q 路基带模拟信号退化为直流，此时, 干扰信号即为信号载波。
基于FPGA的DDS信号发生器设计
基于FPGA的DDS信号发生器设计随着数字信号处理（DSP）技术的发展，直接数字频率合成器（DDS）逐渐取代了传统的频率合成器，成为一种高性能的信号发生器。
DDS信号发生器通过数字信号直接产生模拟信号，具有频率精度高、可编程性强和快速调频等优点。
本文将通过FPGA实现DDS信号发生器的设计。
首先，我们需要了解DDS信号发生器的基本原理。
DDS信号发生器的核心是相位累加器、查找表和数模转换器（DAC）。
通过累加器产生相位累积，将相位累积的结果通过查找表得到对应的振幅值，并经过数模转换器输出模拟信号。
1.确定需要生成的信号的参数，包括输出频率、相位步进精度、振幅等。
根据这些参数，计算累加器的增量值，即每个时钟周期累加器需要累加的值。
2.在FPGA中设计相位累加器。
相位累加器的宽度取决于相位步进精度，一般为32位或64位。
通过在每个时钟周期加上增量值，实现相位的累加。
3.设计查找表。
查找表的大小取决于数字信号的分辨率，一般为2^N 位。
通过输入相位值查找对应的振幅值。
4.设计数模转换器（DAC）。
通过DAC将数字信号转换为模拟信号输出。
5.在FPGA中实现控制逻辑，包括控制相位累加器和查找表的读写操作，使其按照设定的参数进行相位累加和振幅输出。
6.将设计好的FPGA模块进行综合、布局和时序约束，生成比特流文件。
通过以上步骤，基于FPGA的DDS信号发生器的设计就完成了。
设计好的FPGA模块可以实现高精度、高稳定性的信号发生器，广泛应用于通信、雷达、医疗设备等领域。
需要注意的是，在设计过程中需要考虑到FPGA的资源限制，包括LUT资源的利用、频率分辨率和输出频率的限制等。
此外，还可以通过增加相位累积周期、使用多路查找表和多路DAC等方法进一步优化设计。
综上所述，基于FPGA的DDS信号发生器设计是一个较为复杂的过程，需要对DDS原理有深入的理解，并结合FPGA的特点进行设计。
通过合理的设计和优化，可以实现高性能的DDS信号发生器。
(完整word版)基于FPGA的DDS信号发生器设计
基于FPGA的DDS信号发生器设计摘要：利用FPGA芯片及D/A转换器,采用直接数字频率合成技术，设计并实现了一个频率、幅值可调的信号发生器，同时阐述了该信号发生器的工作原理、电路结构及设计思路。
经过电路调试，输出波形达到技术要求，证明了该信号发生器的有效性和可靠性。
0 引言信号发生器作为一种基本电子设备广泛的应用于教学、科研中，因此从理论到工程对信号的发生进行深入研究，有着积极的意义.随着可编程逻辑器件(FPGA)的不断发展，直接频率合成（DDS）技术应用的愈加成熟,利用DDS原理在FPGA平台上开发高性能的多种波形信号发生器与基于DDS芯片的信号发生器相比,成本更低，操作更加灵活，而且还能根据要求在线更新配置，系统开发趋于软件化、自定义化。
本文研究了基于FPGA 的DDS信号发生器设计,实现了满足预定指标的多波形输出。
可产生不同频率、幅度的正弦波、三角波、矩形波信号，仿真和实测结果均证实了其灵活性和可靠性。
1 函数信号发生器的原理和设计1.1 函数信号发生器的结构图1为DDS信号发生器系统结构框图.系统以FPGA芯片为信息处理核心，主要完成数字频率合成、D/A转换、选择滤波、功率放大、LCD显示等功能。
频率控制字M送入32位的累加器进行累加运算，截取32位累加器的第24到第30位作为ROM的地址,ROM在累加器的控制下，输出8位的数字波形数据,经过DAC0832转换为模拟量，因为DAC0832输出的是电流的形式,所以通过电压转电流电路转换为电压形式的模拟波形,但其中还含有大量的高频成分，为了输出频率纯净的信号波形，再通过一个二阶的有源低通滤波器。
最后为了调节输出信号的峰峰值，再引入一个幅度调节电路。
根据直接数字频率合成理论将系统的频率分辨率及输出频率写为：其中fclk和N为系统时钟和位宽，M为频率控制字，利用信号相位与时间成线性关系的特性，直接对所需信号进行抽样、量化和映射，输出频率可调的信号波形。
基于FPGA的DDS基本信号发生器的设计
Ｄｅ ｉ ｎ ｆＤＤＳ ｂａ ｉ ｉ ｎ ｌｇ ｎ ｒ ｔ ｒ ｂ ｓ ｄ ｏ ｓｇ ｏ ｓｃ ｓｇ ａ ｅ ｅ ａ ｏ ａ ｅ ｎ ＦＰＧＡ
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Ｄ Ｓ Ｄ ｒｃ Ｄ ｇ ａ Ｆ ｅ ｕ ｎ ｙＳ ｎ ｅｉ） Ｄ （ ｉ ｔ ｉｉ ｌ ｒｑ ｅ ｃ ｙ ｔ ｓ 即直 接 数 字 式 频 ｅ ｔ ｈ ｓ
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率 合 成 ， 从 相 位 概 念 出 发 直 接 合 成 所 需 波 形 的 一 种 频 率 合 是 成 技 术 ｌ。 传 统 信 号 源 所 采 用 的用 模 拟 方 式 生 成 信 号 不 同 ， ｌ与 ｌ 它 是 将 先 进 的数 字 信 号 处 理 理 论 与 方 法 引 入 信 号 合 成 领 域 。
据依 次 全 部 存 储 在 Ｒ Ｍ 波 形 表 里 ， 过 外接 设 备 拨 扭 开 关 和键 盘 控 制 所 需 波 形 信 号 的 输 出 ． 终 将 波形 信 息 显 示 在 Ｏ 通 最
Ｌ Ｄ液 晶 显 示 屏 上 。 各 硬 件 模 块之 间 的 协 调 工 作 通 过 嵌 入 式软 核 处 理 器 Ｎ ｏ Ⅱ用 编程 实 现 控 制 。 本 设 计 所 搭 建 的 Ｃ ｉ ｓ
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Ｋｅ ｒ ｓ ｙ ｗｏ ｄ ：ＤＤＳ Ｐ ｅ ｈ ｏｏｙ；ｓｑ ｅ ｃ ｆｓｏａｅｗａ ｓ ；Ｆ ＧＡ ｔｃ ｎ ｌｇ ｅ ｕ ｎ ｅｏ ｔｒｇ ｙ ；Ｎｉｓ ；Ｉ ｏｅ ｏ Ⅱ Ｐ ｃ ｒ
毕设 基于FPGA的DDS信号源设计
基于FPGA和DDS的数控信号源的设计与实现时间：2012-04-28 16:10:26来源：现代电子技术作者：沈辉，王诗魁，韦芙芽，张栋，于荣志，邹秀兰摘要以FPGA为核心，根据DDS原理设计数控信号源，采用VHDL语言实现各功能模块。
该信号源可输出正弦渡、方波和三角波，输出信号的频率以数控方式调节，幅度连续可调。
与传统信号源相比，该信号源具有波形质量好、精度高、设计方案简洁、易于实现、便于扩展与维护的特点。
关键词信号源；DDS技术；FPGA；数控方式信号源输出信号可作为标准信号和用户自定义信号而成为电气电子各领域，如自动控制、通信电子、电子对抗、航空航天等，以及科研测试中必不可少的电子测量和计量设备。
随着科学技术的不断提高，对信号源的频率精度和稳定度、频率范围等要求也越来越高。
传统信号源通常利用石英晶体振荡电路、RC振荡电路或LC振荡电路实现，电路构造复杂、频率范围较窄、精度和稳定度较低、且调节不方便、电路易于损坏、维护困难。
目前直接数字频率合成器DDS(Direct Digital Frequency Synthesizer)是一种主流的频率源合成技术。
DDS具有频率分辨率高、频率切换时间短、相位变换连续、可靠性高等优点。
现有基于DDS 技术的信号源实现方案可分为两大类：(1)以DDS专用芯片为核心，单片机为控制模块。
(2)以FPGA为核心完成DDS功能，单片机作为控制部分。
由于DDS专用芯片并不具备LFM 功能，而且只能以固定的方式工作，因此第一种方案缺乏灵活性。
第二种方案涉及两种编程语言一一汇编语言和硬件编程语言，显然增加了方案的难度和复杂度，同时硬件系统也较复杂，不利于扩展与维护。
文中根据DDS原理，以FPGA为核心，辅以简单的外围电路完成数控信号源的方案设计，各功能模块利用VHDL语言设计，在FPGA中实现。
设计方案既简单方便、易于实现且灵活。
1 设计方案及工作原理1．1 设计方案设计方案如图1所示，包括DDS、DAC、LPF、放大、幅度控制、频率设置、波形选择和显示等模块。
基于FPGA的DDS信号发生器设计
基于FPGA的DDS信号发生器设计随着现代科技的不断发展，数字信号发生器（DDS）已成为各种电子设备中常用的一种功能模块。
使用DDS技术可以生成高质量、高稳定性的各种频率和波形的信号。
而FPGA（Field Programmable Gate Array）作为一种可编程逻辑器件，具有高集成度、高速度和灵活性等优势，逐渐成为了实现DDS信号发生器的主要选择之一一、DDS技术概述DDS（Direct Digital Synthesis）技术是一种基于数字直接合成的方法，通过计算机算法精确地合成期望的波形。
它的工作原理是将时钟信号分频得到一系列的离散相位值，再通过查表和插值的方法得到对应的幅值，最后通过一个DAC（Digital to Analog Converter）将数字信号转换为模拟信号输出。
二、基于FPGA的DDS信号发生器设计步骤1.系统架构设计根据DDS信号发生器的要求，确定所需的系统架构。
一般包括时钟模块、相位累加器、查找表、插值器、DAC和控制逻辑等模块。
2.时钟模块使用FPGA内部的资源或外部时钟源生成所需的系统时钟信号。
可以通过时钟分频和PLL（Phase-Locked Loop）锁相环技术来实现对系统时钟的精确控制。
3.相位累加器利用FPGA的寄存器或分频模块实现相位累加功能。
通过周期性地累加相位增量，可以得到DDS信号的相位。
4.查找表利用FPGA内部的RAM（Random Access Memory）存储相位对应的幅值。
根据相位的大小来查找对应的幅值，存储在RAM中。
5.插值器可以通过线性插值或差值的方法对相位查找表的输出进行插值，以提高输出信号的精度和稳定性。
6.DAC将插值器输出的数字信号转换为模拟信号，通过FPGA的IO端口或专用的DAC芯片输出到外部电路。
7.控制逻辑设计合适的控制逻辑，可以通过外部接口或FPGA内部的控制模块来控制DDS信号发生器的频率、幅值、相位偏移等参数。
基于FPGA的DDS信号源设计
基于FPGA的DDS信号源设计摘要: 本设计采用直接数字频率合成(DDS)的设计方法，以现场可编程门阵列（FPGA）作为硬件基础，对DDS信号源进行电路设计，利用单片机实现对输出频率和相位的预置及显示的软件控制，通过通信接口下载波形数据实现波形数据更新，可产生高分辨率输出波形。
关键词: 直接数字频率合成，现场可编程门阵列，数/模转换器，MCU中图分类号:0540, 0250文献标识码: AThe design of a DDS generator based onFPGAAbstract:In this paper, an arbitrary waveform generator (AWG) is designed based on the theory of direct digital synthesis (DDS) and on the analysis of the performance of the output signal. The design uses a field programmable-gate-array (FPGA) chip to utilize the AWG. The preset and display of the output frequency and phase are controlled by a micro computer unit (MCU). The artribary waveform data can be downloaded and updated from a communication interface. The AWG can produce a high-resolution arbitrary waveform.Key words: DDS, Field Programmable-Gate-Array, Digital-to-Analog Converter, MCU1 引言信号源又称信号发生器是一种常用的仪器，它是一种为电子测量和计量工作提供符合严格技术要求的电信号设备，广泛应用于电子电路、自动控制和科学试验等领域，信号发生器和示波器、电压表、频率计等仪器一样是最普通、最基本的，也是应用最广泛的电子仪器之一，几乎所有的电参量的测量都需要用到信号发生器。
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图1DDS 信号发生器组成原理图1引言直接数字频率合成DDS （Direct Digital Synthesizer ）是基于奈奎斯特抽样定理理论和现代器件生产技术发展的一种新的频率合成技术。
与第二代基于锁相环频率合成技术相比，DDS 具有频率切换时间短、频率分辨率高、相位可连续变化和输出波形灵活等优点，因此，广泛应用于教学科研、通信、雷达、自动控制和电子测量等领域[1-4]。
该技术的常用方法是利用性能优良的DDS 专用器件，“搭积木”式设计电路，这种“搭积木”式设计电路方法虽然直观，但DDS 专用器件价格较贵,输出波形单一，使用受到一定限制，特别不适合于输出波形多样化的应用场合。
随着高速可编程逻辑器件FPGA 的发展，电子工程师可根据实际需求，在单一FPGA 上开发出性能优良的具有任意波形的DDS 系统，极大限度地简化设计过程并提高效率。
本文在讨论DDS 的基础上，介绍利用FP -GA 设计的基于DDS 的信号发生器。
2DDS 技术工作原理[5-8]DDS 是一种从相位概念出发直接合成所需波形的数字频率合成技术，主要通过查波形表实现。
由奈奎斯特抽样定理理论可知，当抽样频率大于被抽样信号的最高频率2倍时，通过抽样得到的数字信号可通过一个低通滤波器还原成原来的信号。
DDS 信号发生器，主要由相位累加器、相位寄存器、波形存储器、D/A 转换器和模拟低通滤波器组成如图1所示。
f R 为参考时钟，K 为输入频率控制字，其值与输出频率相对应，因此，控制输入控制字K ，就能有效控制输出频率值。
通常情况下，K 值由控制器写入。
由图1可知，在参考时钟f R 的控制下，频率控制字K 与相位寄存器的输出反馈在相位累加器中完成加运算，并把计算结果寄存于相位寄存器，作为下一次加运算的一个输入值。
相位累加器输出高位数据作为波形存储器的相位抽样地址值，查找波形存储器中相对应单元的电压幅值，得到波形二进制编码，实现相位到电压幅值的转变。
波形二进制编码再通过D/A 转换器，把数字信号转换成相应的模拟信号。
低通滤波器可进一步滤除模拟信号中的高频成分，平滑模拟信号。
在整个过程中，当相位累加器产生一次溢出时，DDS 系统就完成一个周期输出任务。
频率控制字K 与输出波形频率的函数表达关系式为：f 0=（K /2N ）f R（1）式中，K 为频率控制字，f R 为参考时钟，N 为累加器的位宽值。
收稿日期：2009-05-19稿件编号：200905048基金项目：广西壮族自治区教育厅科研项目（200808LX382）；南宁师范高等专科学校科研项目（ZRYJRCYB -02）作者简介：杨秀增（1974-），男，湖南怀化人，硕士研究生，讲师。
研究方向：嵌入式系统设计与应用。
基于FPGA 和DDS 的信号源设计杨秀增（广西民族师范学院物信系，广西崇左532200）摘要:设计一种基于FPGA 和直接数字频率合成（DDS ）的信号源。
介绍DDS 的工作原理，采用基于1/4波形的存储器设计技术可提高系统的分辨率和降低FPGA 资源的利用率，采用DAC0832作为D/A 转换器。
该系统设计通过验证，并给出多种验证波形。
实践表明，该系统具有运行可靠，设计成本低廉与功能易扩展等特点，具有一定的实用价值。
关键词:FPGA ；DDS ；Verilog HDL中图分类号:TP212文献标识码：A文章编号：1674－6236（2009）11-0007-02Design of a signal generator based on FPGA and DDSYANG Xiu -zeng（Department of Physics and Information Technology ，Guangxi Normal Universityfor Nationalites ，Chongzuo 532200,China ）Abstract ：A kind of signal generator based on FPGA and DDS is designed in this paper.The working principle of DDS is introduced ，and memory design techniques based on quarter -wave is adopted for enhancing system resolution and reducing the resource utilization of FPGA.The DAC0832chip is used as a D/A converter.This system design has passed the verification.The testing wave of system is also given at the end of the article.It has been found that the system has the advantages of operational reliability,lower design cost and expanding function easily.It also has the practical value.Key words ：FPGA ；DDS ；Verilog HDL2009年11月Nov.2009第17卷第11期Vol.17No.11电子设计工程Electronic Design Engineering －7－图4在嵌入式逻辑分析仪观察的DDS 信号波形当K =1时，可得DDS 的最小分辨率为：f min =f R /2N（2）为了得到较小分辨率，在实际工程设计中，N 一般取得较大值，该系统是N 取32位设计的。
3关键器件选型本设计所用到的关键器件主要是可编程逻辑器件（FP -GA ）和D/A 转换器。
考虑设计成本等因素，FPGA 采用Altera公司的低成本Cyclone 系列EP1C6Q240C8。
该器件采用逻辑阵列模块（LAB ）和查找表（LUT ）结构，内核采用1.5V 电压供电，是低功耗元件。
此外，Cyclone 系列EP1C6Q240C8内部资源丰富，其内部内嵌5980个逻辑单元（LE ），20个4KB 双口存储单元（M 4KB RAM block ）和92160bit 普通高速RAM 等资源，因此，能较好满足该系统设计要求。
而D/A 转换器则采用National Semiconductor 公司的DAC0832。
4DDS 的FPGA 实现4.1相位累加器与相位寄存器的设计相位累加器与相位寄存器主要完成累加，实现输出波形频率可调功能。
利用Quartus II 可编程逻辑器件系统开发工具进行设计。
首先，打开Quartus II 软件，新建一个工程管理文件，然后在此工程管理文件中新建一个Verilog HDL 源程序文件，并用硬件描述语言Verilog HDL 编写程序实现其功能。
在设计过程中，可在一个模块中描述。
一个参考的Verilog HDL 程序如下：module acc （iclk ，ik ，osum ）；input clk ；//输入时钟input[31：0]ik ；//声明成32位的频率控制字output reg [31：0]osum ；//声明为寄存器型变量always@（posedge iclk ）//iclk 的上升沿触发osum=ik+osum ；//累加器endmodule ；4.2基于1/4波形的存储器设计为了提高系统的分辨率和降低FPGA 资源的利用率，采用基于1/4波形的存储器设计技术。
利用正弦波对称性特点，只要存储[0~π/2]幅值，通过地址和幅值数据变换，即可得到整个周期内的正弦波，其设计原理如图2所示。
用相位累加器输出高2位，作为波形区间标志位。
当最高位与次高位都为“0”时，表示输出正弦波正处在[0~π/2]区间内，这时，地址与输出数据都不需要变换；当最高位为“0”，次高位为“1”时，输出正弦波正处在[π/2~π]区间内，这时，地址变换器对地址进行求补操作，而输出数据不变；当最高位为“1”，次高位为“0”时，输出正弦波正处在[π~3π/2]区间内，这时，地址不变，而输出变换器对输出数据进行求补操作；当最高位与次高位都为“1”时，输出正弦波正处在[3π/2~2π]区间内，这时，地址和输出数据都进行求补操作。
5D/A 转换电路数据转换器输出的数据是数字形式的电压值，为实现数字电压值与模拟电压值之间的转换，系统还专门设计D/A 转换电路，其D/A 转换电路原理图如图3所示。
为降低设计成本，采用8位廉价DAC0832作为转换器。
该器件是倒T 型电阻网络型D/A 转换器，因其内部无运算放大器，输出为电流，所以要外接运算放大器，本文采用LM324型运算放大器。
DAC0832可根据实际情况接成双缓冲、单缓冲和直冲3种形式，这里采用第3种连接形式，即引脚1、引脚2、引脚17、引脚18接低电平，引脚19接+5V 。
引脚8为参考电压输入端口，接至+10V 的电源，当数字输入端全为高电平时，模拟输出端为+10V 。
6验证结果为验证本系统的设计正确性，利用Quartus II 软件的嵌入式逻辑分析仪分析信号的波形。
在工程管理文件中，首先新建一个SignalTap 文件，并在SignalTap 文件中添加要验证的信号引脚和设置相关的参数，然后保存、编译和下载到EP1C6Q240C8中，再启动嵌入式逻辑分析仪就可实时观察到相应的引脚波形，图4为在硬件环境中应用嵌入式逻辑分析仪观察到的波形。
其中，图4a 为由DDS 硬件合成的正弦波图21/4波形的存储器件设计原理框图图3D/A 转换电路（下转第11页）《电子设计工程》2009年第11期－8－形；图4b 为由DDS 硬件合成的矩形波形；图4c 为由DDS 硬件合成的三角波形。
观察结果表明，该系统输出的各种波形稳定，与设计要求一致，从而有效验证了该设计的正确性。
7结论[9-10]直接数字频率合成（DDS ）技术属第三代频率合成技术，与第二代基于锁相环频率合成技术相比，利用DDS 技术合成的输出波形具有良好的性能指标。
本文在DDS 技术工作原理的基础上，介绍基于FPGA 实现DDS 的设计方法，并给出该系统合成的波形，从测试结果可看出，该系统工作稳定、可靠，并具有较好的参考与实用价值。
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