LATCH UP 测试分析
ESD与latchup测试介绍
1、ESD模型分类 2、HBM和MM测试方法标准 3、 CDM模型和测试方法标准 4、拴锁测试 5、 I-V测试 6、标准介绍
1、ESD模型分类
因ESD产生的原因及其对集成电路放电的方式不同， 经过统计，ESD放电模型分下列四类:
(1) 人体放电模式 (Human-Body Model, HBM) (2) 机器放电模式 (Machine Model, MM) (3) 组件充电模式 (Charged-Device Model, CDM) (4) 电场感应模式 (Field-Induced Model, FIM) 另外还有两个测试模型： (5)对于系统级产品测试的IEC电子枪空气放电模式 (6)对于研究设计用的TLP模型
人体放电模式 (Human-Body Model, HBM)
人体放电模式(HBM)的ESD是指因人体在地上走动磨擦或其它因素在人体上 已累积了静电，当此人去碰触到IC时，人体上的静电便会经由IC的脚(pin)而 进入IC内，再经由IC放电到地去，如图2.1-1(a)所示。此放电的过程会在短 到几百毫微秒(ns)的时 间内产生数安培的瞬间放电电流，此电流会把IC内的 组件 给烧毁。 不同HBM静电电压相对产生的瞬间放电电流与时间的关系 显 示于图2.1-1(b)。对一般商用IC的2-KV ESD放电电压而言，其瞬间放电电流 的尖峰值大约是1.33 安培。
有关FIM的放电模式早在双载子(bipolar)晶体管时代 就已被发现，现今已有工业测试标准。
国际电子工业标准(EIA/JEDEC STANDARD) 中亦 有此电场感应模式订定测试规范 (JESD22-C101) 。
HBM, MM与CDM模型参数比较
2KV HBM, 200V MM, 与1KV CDM的放电电流比较，其中1KV CDM的放电电流 在不到1ns的时间内，便已冲到约15安培的尖峰值，但其放电的总时段约在10ns的 时间内便结束。此种放电现象更易造成集成电路的损伤。
闩锁效应latch up
闩锁效应（latch up）闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了.为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。
第一部分 latch up的原理我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）,下面我分别解释。
我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。
所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）理解了npn，那么pnp就好办，如图2。
图2清楚的表示了latch up的回路。
左边是npn，右边是pnp，图3是电路示意图。
大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。
那么电流怎么走呢？比如在P＋加5V-->电洞被从P＋推到N well-->越过n well再到p sub-->这个时候，大家注意，电洞有两条路可走，一是跑到NMOS的N＋，二是跑到旁边的Nwell，nwell比n＋深，当然更好去，所以电洞又回去了。
latch up测试标准
latch up测试标准Latch up是指集成电路中的一种失效现象，当一个晶体管或器件被误用时，或由于外界干扰等原因导致，会出现电流过大的现象，从而导致电路失效或损坏。
Latch up测试是为了验证电路的稳定性和可靠性，以确保电路能够正常工作并长期稳定运行。
Latch up是一种瞬态故障，通常发生在集成电路中存在PNPN结构的电路，例如CMOS电路或双极性晶体管。
这种结构使得电路在特定条件下会形成一个自反馈回路，导致电流大幅度增加，进而导致电路失效。
Latch up测试通常包括以下步骤：1.设计电路：首先，在设计电路时需要充分考虑到避免触发Latch up现象的条件。
例如，采用合适的工艺参数和结构设计，选择适当的尺寸和电流容限，并避免形成PNPN结构的电路。
2.模拟仿真：使用电路仿真软件进行模拟分析，验证设计电路的稳定性和可靠性。
通过模拟仿真，可以观察电路在边界条件下是否可能出现Latch up现象。
3.制造过程控制：在芯片制造过程中，需要严格控制工艺参数和制造流程，以确保电路的稳定性。
例如，控制晶体管制造的掺杂浓度、尺寸和位置，避免PNPN结构的形成。
4.电流注入测试：进行电流注入测试是验证电路是否存在Latchup现象的重要步骤。
通常，将高电压施加到电路的输入、输出端口，然后测量电路中的电流变化。
如果电流显著增加，就说明电路存在Latch up现象。
5.温度测试：温度是影响电路稳定性的重要因素，因此进行温度测试可以验证电路在不同温度条件下的工作情况。
在温度测试中，可以观察电路在不同温度下的电流变化和稳定性。
6.电压应力测试：电压应力测试是在电路上施加不同的电压，并监测电流的变化。
通过电压应力测试，可以验证电路在不同电压条件下的稳定性和可靠性。
7.压耐测试：压耐测试是对电路进行高电压的耐受能力测试。
在压耐测试中，会施加高于设计电压的电压，并观察电路的稳定性和可靠性。
如果电路能够正常工作且没有失效，说明电路具有良好的压耐性能。
ESD与latchup测试介绍解读
HBM测试方法及标准 1.ANSI-STM5.1-2001 JESD22-A114D -2005 AEC-Q100-002D -2003 2.该标准用于明确HBM模式下的ESD电压敏感度的 测试、评价以及分级过程 3.整个测试过程繁琐，尤其对仪器及脉冲波形的校 验工作，但非常必要 4. ESD测试中，器件不在工作状态
FIM模式的静电放电发生是因电场感应而起的。当 IC因输送带或其它因素而经过一电场时，其相对 极性的电荷可能会自一些IC脚而排放掉，等IC通 过电场之后，IC本身便累积了静电荷，此静电荷 会以类似CDM的模式放电出来。
有关FIM的放电模式早在双载子(bipolar)晶体管时代 就已被发现，现今已有工业测试标准。 国际电子工业标准(EIA/JEDEC STANDARD) 中亦 有此电场感应模式订定测试规范 (JESD22-C101) 。
ESD模型及有关测试
1、ESD模型分类 2、HBM和MM测试方法标准 3、 CDM模型和测试方法标准 4、拴锁测试 5、 I-V测试 6、标准介绍
1、ESD模型分类
因ESD产生的原因及其对集成电路放电的方式不同， 经过统计，ESD放电模型分下列四类: (1) 人体放电模式 (Human-Body Model, HBM) (2) 机器放电模式 (Machine Model, MM) (3) 组件充电模式 (Charged-Device Model, CDM) (4) 电场感应模式 (Field-Induced Model, FIM) 另外还有两个测试模型： (5)对于系统级产品测试的IEC电子枪空气放电模式 (6)对于研究设计用的TLP模型
HBM/MM测量方法
如果每次调升的ESD测试电压调幅太小，则测试到IC脚损坏要 经过多次的ESD放电，增长测试时间; 若每次调升的ESD测试电 压太大，则难以较精确测出该IC脚的ESD耐压能力。 规定： 正负极性均要测试 从低压测到高压，起始电压为70%的平均ESD failure threshold (VESD) 步进当小于1000V时步进50V(100V)，大于1000V时步进 100V(250V, 500V) 可以是一个管脚步进测量或者所有管脚扫描测量
ESD,Latch-up测试 介绍
*ESDA DS5.3.2 (草案) 美國靜電協會
2. 非插座式器件充電模型 CDM (Non-Socketed CDM)
*ESDA STM5.3.1美國靜電協會 *JEDEC EIA/JESD22-C101-B
電子工業協會
*AEC-Q100-011-REV-A 汽車電子協會
ESD的一般要求 *HBM: >=2kV (軍標亦要求>2kV) *MM: >=200V *CDM: >=700V~1000V
ESD Design Window
Pin Combination in HBM/MM ESD Testing
判定等级
受ESD影响现像
A
测试过程功能完全正常,不受影响
B
功能暂时性受影响,但可自动回复
C
功能受ESD影响出现异常, 须人为重置或重开机排除.
D
重开机功能也不能回复, 已损坏.
IEC 61000-4-2 ESD测试判定等级
结果 合格 合格 不合格 不合格
ESD/Latch-Up 2. IC ESD Test
ESD/Latch-Up
1. 电子产品ESD测试介绍
* 整机产品ESD Test (System ESD Test)
a). Contact Discharge b). Air Discharge
* IC ESD Test
a). HBM-Human Body Model b). MM-Machine Model c). CDM-Charged Device Model
電子工業協會
*AEC-Q100-002-REV-C 汽車電子協會
latch up原理
latch up原理
Latch up原理也被称为“瞬间自锁”，是电路设计和测试中需要特别
注意的一种现象。
简单地说，Latch up是指由于某些原因，一个双极
晶体管（BJT）或MOSFET绝缘体（MOSFET），在其电路中形成一
个临时短路，从而导致器件失效或被损坏。
Latch up现象通常在集成电路中出现，尤其在高密度集成电路中更为
常见。
在模拟电路中，Latch up现象可能会导致噪音增加，失真增加，甚至一些器件被完全烧毁。
因此，Latch up问题对于电路设计师和测
试人员来说是一种常见的故障。
Latch up的原因是多方面的。
通常情况下，它是由于IC中存在两个或多个PN结，以及多种原因所引起的。
例如，设备的工作情况和晶体
管中的电源电压和电流都会影响此现象的出现概率。
超过器件设计的
最大电流和电压也会导致Latch up，此时晶体管就会像一个快速的电
子开关而不是一个灵敏的控制器。
为了避免Latch up的问题发生，电路设计师需要在设计中考虑PN结的位置和数量，并使用合适的工艺方法来降低PN结的电压容限。
此外，还建议通过在PCB上放置解决这一问题的集成电路，使用具有专业化的工具来测试电路，并遵循厂商发布的规定修订。
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总之，Latch up是电路设计中需要特别注意和避免的问题。
在设计和测试过程中，通过精确计算和适当的方法来避免Latch up可能发生的影响，可以降低电路故障和失效的概率，从而提高设备的稳定性和可靠性。
latch-up版图
latch-up原理分析
I n Out N+ P+ P+ Q1 Q2 N+ N+ P+
R w ell N w ell P- e p i
R su b P+s u b
华侨大学厦门专用集成电路系统重点实验室
Copyright by Huang Weiwei
latch-up原理分析
I n Out N+ P+ P+ Q1 Q1 Q2 OUT R su b P+s u b R su b Q2 OUT N+ N+ P+ R w ell
R su b
Q2
华侨大学厦门专用集成电路系统重点实验室
Copyright by Huang Weiwei
latch-up原理分析
I n Out N+ P+ P+ Q1 Q2 N+ N+ P+ R w ell N w ell P- e p i R su b P+s u b
Latch up的具体原因5 5 产生Latch up
OUT Q1
R w ell
R su b
Q2
华侨大学厦门专用集成电路系统重点实验室
Copyright by Huang Weiwei
latch-up原理分析
I n Out N+ P+ P+ Q1 Q2 N+ N+ P+ R w ell N w ell P- e p i R su b P+ s u b
华侨大学厦门专用集成电路系统重点实验室
Copyright by Huang Weiwei
latch-up保护方法
latch_up分析
闩锁效应（latch up）闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了.为什么它这么重要因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。
第一部分latch up的原理我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）,下面我分别解释。
我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。
所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）理解了npn，那么pnp就好办，如图2。
图2清楚的表示了latch up的回路。
左边是npn，右边是pnp图3是电路示意图。
大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。
那么电流怎么走呢比如在P＋加5V-->电洞被从P＋推到N well-->越过n well再到p sub-->这个时候，大家注意，电洞有两条路可走，一是跑到NMOS的N＋，二是跑到旁边的Nwell，nwell比n＋深，当然更好去，所以电洞又回去了。
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LATCH UP 测试
LATCH UP 测试.但是，以前我没做过类似的工作,因为以前的公司的芯片LATCH UP测试都是找宜硕这样的公司进行测试。
LATCH UP测试主要分为VSUPPLY OVER VOLTAGE TEST ,I TEST。
I test又分为PIT(POSITIVE I TEST)和NIT(NEGATIVE I TEST).不过我们公司还增加了PVT(positive voltage test）和NVT（negative voltage test）。
在JESD78D规范（这个可以从JEDEC 网站上下到）上提到latch up 的测试流程。
首先待测试的IC 需要经过ATE测试，保证功能是正常的。
然后首先进行I—TEST,如果I—TEST FAIL，那这颗芯片就没PASS,如果通过了I-TEST，然后再进行OVER VOLTAGE TEST; 如果此时IC FAIL，那么这颗芯片就没有通过LATCH UP TEST，这些通过I-TEST 和OVER VOLTAGE TEST的芯片还要再进行ATE测试来确认芯片的功能是否正常。
但是好多公司最后的ATE测试都省了.
VSUPPLY OVER VOLTAGE TEST，主要是对芯片的电源引脚进行过压测试,如果芯片有多个电源引脚,每个电源引脚都要进行测试。
测试条件：一般是对电压引脚进行一个1.5X MAX VSUPPLY 的TRIGGER 测试,1)其他引脚接LOGIC HIGH，2)其他引脚接LOGIC LOW.这两种情况都要进行测试.
PIT 测试是对除电源和地外的其他I/O引脚进行测试.电源接VCC，1）所有引脚接LOGIC HIGH, 然后给待测试引脚来一个POSITIVE TRIGGER CURRENT PULSE。
2)所有引脚接LOGIC LOW，然后给待测试引脚来一个POSITIVE TRIGGER CURRENT PULSE.
NIT 测试是对除电源和地外的其他I/O引脚进行测试。
电源接VCC，1）所有引脚接LOGIC HIGH，然后给待测试引脚来一个Negative TRIGGER CURRENT PULSE。
2）所有引脚接LOGIC LOW，然后给待测试引脚来一个Negative TRIGGER CURRENT PULSE。
LATCH UP 失效判定标准：
如果INOM<=25mA，经过LATCH UP 测试之后,发现电流>INOM+10，则该芯片没有PASS LATCH UP 测试。
如果INOM>25mA，经过LATCH UP 测试之后,发现电流〉1。
4X INOM，则该芯片没有PASS LATCH UP 测试。
LATCH UP 测试前后的电流对比差异，看有没有发生拴锁?
通常芯片经过LATCH UP 测试前后的电流变化很小。