闩锁效应latch up
latch-up描述
Latch up：即闩锁效应，又称自锁效应、闸流效应，它是由寄生晶体管引起的，属于CMOS电路的缺点。
通常在电路设计和工艺制作中加以防止和限制。
该效应会在低电压下导致大电流，这不仅能造成电路功能的混乱，而且还会使电源和地线间短路，引起芯片的永久性损坏。
防止：在集成电路工艺中采用足够多的衬底接触。
Latch up 的定义Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一Latch up 的原理图分析Latch up 的原理分析Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。
以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。
当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。
CMOS电路中的寄生双极型晶体管部分出现闩锁，必须满足以下几个条件：(1) 电路要能进行开关转换,其相关的PNPN结构的回路增益必须大于1即βnpn*βpnp >1，在最近的研究中,把闩锁产生的条件用寄生双极晶体管的有效注入效率和小信号电流增益来表达。
latch-up闩锁效应
• Latch up 的定义 • Latch up 的原理分析 • 产生 Latch up 的具体原因 • 防止 Latch up 的方法
Latch up 的定义
Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔 发生在内部电路
Latch up 是指cmos晶片中, 在电源power VDD和地线 GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互 影响而产生的一低阻抗通路, 它的存在会使VDD和 GND之间产生大电流
BJT到低阻基体上的通路 • 使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并
接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止 栽子到达BJT的基极。如果可能，可再增加两圈ring。 • Substrate contact和well contact应尽量靠近source,以降低Rwell和 Rsub的阻值。 • 使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在 pmos 和nmos之间以降低引发SCR的可能 • 除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈 guard ring。 • I/O处尽量不使用pmos(nwell)
• Emitter-Base齐纳管有100~300欧姆的 内阻， NSD/P-epi和PSD/N-well齐纳 管的内阻则更大，这些内阻大大提高 了齐纳管的耐压性，同时也会使PAD 上出现高于理论值几十伏的电压，这 种特点大大限制了齐纳箝位保护电路 的应用。
PAD
D1
NMoat
Metal connecting to pad
Poly resistor
闩锁效应定义
什么是闩锁效应？单片机开发2009-11-29 00:03:09 阅读220 评论0 字号：大中小闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。
闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。
避免闩锁的方法就是要减小衬底和N 阱的寄生电阻，使寄生的三极管不会处于正偏状态。
静电是一种看不见的破坏力，会对电子元器件产生影响。
ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。
如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。
很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。
这就是所谓的“闩锁效应”。
在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。
MOS工艺含有许多内在的双极型晶体管。
在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。
这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。
例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。
当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。
这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。
可以通过提供大量的阱和衬底接触来避免闩锁效应。
闩锁效应在早期的CMOS工艺中很重要。
不过，现在已经不再是个问题了。
在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。
Latch up 的定义? Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路? Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流? 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大? Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一Latch up 的原理分析Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell 是nwell的寄生电阻；Rsub是substrate电阻。
闩锁效应及版图设计注意事项
版图设计级抗闩锁措施
闩锁效应的避免措施
加粗电源线和地线，合理布局电源接触孔，减小横向电流密度和串联电阻；
增加扩散区的间距，尽可能使P阱和PMOS管的区域离得远一些，如输出级的 NMOS、PMOS放在压焊块两侧。
X 端闩如CM加锁果O限 效 满S流应足管电及处阻版于>来图闩实设锁现计状R，。注态即su意。可b事形项成正Q反2馈回路，一旦正反馈回路形成0，.7此V时即使R外s界u触b发信Q 号消2失，两只触体寄发管生信仍晶体号能管消保仍失持能，导保两通持导只，通寄C，M生O晶S
闩如锁果效 满应足及版>图设计，注正即意常可事形工项成作正状反态馈回路，一旦正反馈回路形成，此时即使闩外界锁触效发应信的号产消生失，两只管寄处生于晶闩体管锁仍状能态保。持导通，
绝缘体硅外延结构（SOI）：在表层和衬底之间加入一层绝缘层，消除寄生PNPN结构，从根本上避免了闩锁效应。
I 限制电源的输出电流能力，防止电源提供电流过大，超过寄生PNPN结构导通所需的维持电流，这可以通过0.在7VCMOS的输入端或者输出
端加限流电阻来实现。
OUT
g
Rwell
外闩延锁衬 效底应O：就U将是器指T件CM制O作S在电接重路V掺中D杂在D衬电底源上VD的RD低和w掺地el杂线l 外GN延D层之中间，，降由低于R寄su生b的. NPN和PNP相互影响，形衬成底 PNPN结构，在特定条件下会产生
少数载流子保护环：P+环围绕Nwell外侧，并接GND构成空穴少子保护
VDD
环，避免PMOS的空穴注入到NMOS区；N+环围绕NMOS，并接VDD
CMOS集成电路闩锁效应形成机理和对抗措施
CMOS集成电路闩锁效应形成机理和对抗措施CMOS集成电路闩锁效应（Latch-up）是在一些特定条件下，CMOS集成电路中出现的一种运行异常现象。
它会导致电路无法正常工作，甚至损坏芯片。
对于CMOS集成电路设计和制造而言，了解闩锁效应的形成机理以及对抗措施是非常重要的。
闩锁效应的形成机理主要涉及PNPN结构的象限配置，以及局部正反馈的产生。
CMOS集成电路中的PNPN结构由n型管和p型管组成，分别对应一个npn三极管和一个pnp三极管。
当其中一种条件下，比如供电电压的波动或外部干扰信号，使得pn结上的电流增大，就会激发起正反馈作用，导致三极管一直打开或闭合，形成闩锁效应。
为了对抗闩锁效应，有以下几种常见的对策：1. 提高结深度和扩散方案：通过增加pn结的深度，增加p区和n区之间的区域，减小PNPN结构的面积和容易触发的几率。
此外，改善扩散工艺，使得掺杂浓度更加均匀，有助于减小闩锁效应的发生。
2.加强电源线对地的维护：电源线是造成闩锁效应的一个重要因素。
在设计中，可以合理布局电源线，并采用多个电源接线点，增加供电的稳定性。
此外，还可以增加电容和电感器等器件，来稳定电源线上的电压。
3.降低闩锁敏感结的肖特基二极管串联电阻：闩锁效应主要定位于肖特基二极管的连接区域。
通过加大二极管连接区域的面积，可以使得串接电阻增大，从而降低闩锁效应的发生。
4.引入集成电阻：在PNPN结周围引入集成电阻，可以通过分散电流和电压，避免PNPN结同时触发。
5.添加防护电路：在CMOS集成电路中，可以添加专门的防护电路来对抗闩锁效应。
例如，引入大功率电阻，用于消除过电压激发；引入自动重置电路，用于自动恢复正常工作。
总结来说，闩锁效应是CMOS集成电路中一种可能出现的异常现象，会导致电路无法正常工作。
为了抵御闩锁效应，可以通过加强结深度和扩散方案、提高电源线对地的维护、降低闩锁敏感结的肖特基二极管串联电阻、引入集成电阻和添加防护电路等措施来降低其发生的概率。
latch_up分析
闩锁效应（latch up）闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了.为什么它这么重要因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。
第一部分latch up的原理我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）,下面我分别解释。
我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。
所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）理解了npn，那么pnp就好办，如图2。
图2清楚的表示了latch up的回路。
左边是npn，右边是pnp图3是电路示意图。
大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。
那么电流怎么走呢比如在P＋加5V-->电洞被从P＋推到N well-->越过n well再到p sub-->这个时候，大家注意，电洞有两条路可走，一是跑到NMOS的N＋，二是跑到旁边的Nwell，nwell比n＋深，当然更好去，所以电洞又回去了。
温度变化对闩锁效应的影响
温度变化对闩锁效应的影响一介绍1.1 闩锁效应CMOS集成电路具有功耗低、噪声容限大的优点，在给定的封装内可容纳更多的电路，目前CMOS集成电路已经成为数字电路、模拟电路以及同一芯片上构成数字、模拟组合电路的首选技术。
在当今CMOS成为VLSL关键工艺的同时，CMOS 结构中的闩锁效应，则成为至关重要的问题。
随着器件尺寸的不断缩小，这个问题更加突出。
闩锁效应(Latch-up)又称闭锁、自锁、闸流效应，这种效应是CMOS 电路中固有的。
是指由于电路的输入端或输出端输入外来的噪声电压，而导致CMOS电路结构中存在着固有的寄生双极型NPN和PNP晶体管形成晶闸管导通，所引起的从电源到地之间流过大电流的现象。
这种骤然增大的电流会将电路烧毁。
因此研究CMOS电路结构中的闩锁效应及其防止措施对于CMOS集成电路的可靠性有着十分重要的作用。
1.2闩锁效应机理如图1所示，CMOS发生闩锁效应时，其中的NMOS的有源区、P衬底、N阱、PMOS的有源区构成一个n-p-n-p的结构，即寄生晶体管，本质是寄生的两个双极晶体管的连接。
P衬是NPN的基极，也是PNP的集电极，也就是NPN的基极和PNP的集电极是连着的；N阱既是PNP的基极，也是NPN的集电极。
再因为P衬底和N阱带有一定的电阻，分别用R1和R2来表示。
当N阱或者衬底上的电流足够大，使得R1或R2上的压降为0.7V，就会是Q1或者Q2开启。
例如Q1开启，它会提供足够大的电流给R2，使得R2上的压降也达到0.7V，这样R2也会开启，同时，又反馈电流提供给Q1，形成恶性循环，最后导致大部分的电流从VDD直接通过寄生晶体管到GND，而不是通过MOSFET的沟道，这样栅压就不能控制电流。
图1 CMOS闩锁效应示意图及其等效电路1.3 闩锁效应产生的条件和触发方式产生条件：（1）电路存在正反馈，其相关的PNPN结构的回路增益必须大于1；（2）必须存在一种偏置条件，使两只双极型晶体管导通的时间足够长；（3）维持闩锁要求的电路提供作够大的电流；触发方式：（1）输入或输出节点的上冲或下冲的触发，使第一个双极型晶体管导通，然后再使第二个双极型晶体管导通。
“闩锁效应”与“热插拔”
“闩锁效应”与“热插拔”闩锁（Latch-up）闩锁就是指CMOS器件所固有的寄生可控硅（SCR）被触发导通，在电源与地之间形成低阻抗大电流通路的现象。
这种寄生SCR结构存在于CMOS器件内的各个部分，包括输入端、输出端、内部反相器等。
当在电源端、输入端或输出端有较强的浪涌冲击时，就可能触发这些可控硅，产生闩锁。
当闩锁电流达到一定强度持续一段时间，就可能造成器件的永久性损坏。
闩锁产生机理图1表示一个简单的P阱CMOS结构，很显然，这种结构存在寄生的NPN和PNP晶体管，寄生NPN晶体管是纵向结构，其发射区是n+扩散区，基区是p阱，集电区是n型衬底。
寄生PNP晶体管是横向结构，其发射区是p+扩散区，基区是n型衬底，集电区是p阱。
图2是寄生双极晶体管构成的等效电路，n型衬底和p阱本身存在体电阻，分别以R1和R2表示。
R1跨接在VDD与PNP管的基极之间，R2则跨接在NPN管的基极与VSS之间。
在正常工作状态下，这种寄生的PNPN四层结构处于截止状态，不会产生异常电流。
但是在某种外部条件的触发下，例如图2中的D1端的正尖峰电压高于VDD或者D2端的负尖峰电压低于VSS，这种PNPN四层正反馈结构就可能产生类似于可控硅的触发导通。
此时，即使外部触发条件消失，导通电流仍然会维持，这种现象就是所谓有闩锁效应，也称为寄生可控硅效应。
由图可知，减小R1与R2可以提高CMOS电路的抗闩锁能力。
因此在很多CMOS工艺中在P阱四周加上接VSS的p+扩散保护环，在PMOS管的四周加上接VDD的n+扩散保护环，如图1所示，并且在保护环上尽可能多开些金属引线孔，用金属互连线将保护环短接，以减小R1与R2，这样即可有效地防止闩锁效应。
图1：P阱CMOS结构图2：P阱CMOS PNPN四层结构等效电路闩锁（Latch-up）的触发条件触发条件为CMOS电路的输入输出脚或电源地脚上出现一定的电流VLU或电压VLU。
很多CMOS器件的Datasheet里都标明允许施加在输入端的电压在VDD+0.3V与VSS-0.3V之间，超过这个值就可能会引发闩锁。
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闩锁效应（latch up）闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了.为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。
第一部分 latch up的原理我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）,下面我分别解释。
我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。
所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）理解了npn，那么pnp就好办，如图2。
图2清楚的表示了latch up的回路。
左边是npn，右边是pnp，图3是电路示意图。
大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。
那么电流怎么走呢？比如在P＋加5V-->电洞被从P＋推到N well-->越过n well再到p sub-->这个时候，大家注意，电洞有两条路可走，一是跑到NMOS的N＋，二是跑到旁边的Nwell，nwell比n＋深，当然更好去，所以电洞又回去了。
这样就形成回路，而且会循环下去，gate基本上就成了摆设，完全控制不了电子或电洞的走向，所以CMOS就失效了。
图4是一个公式，我也不知道是什么意思，反正2个β变小，latch up就不容易发生。
图5是首位发现latch up的达人做出的解释：latch up是由于field inversion（反转电场），值得记住，但我不懂。
第二部分如何解决latch up？大家只要记住一句话，电子和电洞，都是单纯的家伙，哪里容易去，他们就去哪里，就像他们本来想去看朋友，走到半路看到一个美女在对他们打招呼，于是就很自然的跑到美女那边去了，不去本来该去的地方。
所以，下面所有的解决方法，要么是阻止电子或电洞去看美女，或者找个更漂亮的美女吸引他们过去。
解决方法目前为止，我总结出7个，如下：1.加大N＋，P＋距离，这是最容易想到的办法，虽然前面有美女，但是太远，所以还是不去了。
电子或电洞也是这样。
但是，这样的，必然会导致芯片的集成度下降，所以这是很傻的办法，没人用。
2.加深Isolation.就是在NMOS和PMOS之间加隔离，比如STI(0.25um以下)和FieldOX(0.35um以上)。
但是，隔离深度总是有限的，电子或电洞总有办法绕过去。
3.SOI。
Silicon on Insulator,在Si的表面加一层SiO2，使well或者N+无法直接与P-sub连接，这样电子或电洞就到不了下面。
4.Retrograded well，倒阱，用高能离子注入将杂质打入阱底部，这种阱不像常规的阱表面浓度最高，阱底部浓度最低，而是正相反，所以叫做倒阱。
这个概念极为重要！下面的浓度很大，那么电子或电洞到了基极以后，高浓深井可以有效的增加复合，就不想到集极去了，降低bipolar的放大系数，使没有backbias偏置的晶体管免于latch-up。
5.EPI wafer。
这也是一个重要的概念，在heavy doped substrate上面，加上一层轻微掺杂的EPI layer，这就是EPI wafer。
当这层EPI layer够薄的时候，pnp的载流子就不想去npn了，而是跑到更舒服的heavy doped substrate，因为heavy doped底材的浓度比P－sub的掺杂浓度高多了。
如图6很明显，EPI layer越薄越好，如图7，3um的EPI layer，trigger current（引发latch up的电流)最大,最不容易发生latch up但是不能太薄，不然底材的离子就扩散到EPI layer里面，造成离子浓度改变。
这是用EPI wafer的原因，EPI wafer缺点只有一个：贵！6.Guard ring。
在N＋和P＋的旁边加一个guard band，相当于保险，如图8。
大家看图9，应该会明白为什么Guard ring能防止latch up，与EPI是类似的道理。
7.Design rule。
这个很简单，在design的时候，会规定P＋，N＋的距离，guard ring离P＋，N＋的距离等等。
最后一个问题是，这么多解决方法，到底用哪一个？答案还是很简单，只要你有钱，能一起用就一起用。
latch up（闩锁反应）我们无可逃避，只能坚强应对。
首先来看一下latch up时拍到的照片放大后的照片红点部分就是发生latch up的位置，latch up可谓芯片杀手，通过循环放大最终将芯片烧毁。
我不想告诉大家latch up有多可怕，但有一点是应该知道的这种现象损害了芯片。
图片附件: latch01.jpg (2007-1-30 16:38, 11.73 K)图片附件: latch02.jpg (2007-1-30 16:38, 10.62 K)在CMOS制程里，这种情况就是由于npn或pnp结构形成的放大电路造成的。
所以要了解latch up现象，就必然首先了解放大电路是如何构成的，而最根本的就归结到npn或pnp晶体管是如何工作的。
了解晶体管的工作原理是研究latch up的重点。
.F9r l而解决这一问题的关键又在于了解放大电路是如何构成的，这是两个方面，以下着重讨论。
一、晶体管的工作原理半导体工艺中，由高纯度的本征半导体进行掺杂，从而形成不同的形态。
如果掺杂5价原子因电子数大于空穴数即称为n型半导体，若掺杂3价原子因电子数小于空穴数即称为p型半导体。
空穴和电子都能搬运电荷，因而称载流子。
将两种形态的半导体相邻结合到一起，由于彼此所含电子和空穴数浓度不同，因而相互扩散，由浓度高的向浓度低的地方移动，电子和空穴会在一定时间内相互结合而消失，以保持中性，这样形成一段没有载流子的空间，称为耗尽层。
耗尽层存在电位差，有电场的存在，称之为内电场。
在电场的作用下载流子发生定向移动，称之为漂移。
扩散使电场增加，空间电荷范围加大，而漂移则在减弱空间电荷范围。
这种将pn 相邻结合到一起制成的晶体结构，称之为pn结。
pn结在没有外力的情况下，处于热平衡状态，这种平衡状态是处于动态之中的，即扩散运动与漂移运行达成的平衡状态。
pn结的外加电压，如果p端的电位高于n端的电位，这样的外电电场削弱了内电场，有利于多数载流子的扩散，形成从p流向n的电流，称为正向偏置，反之，载流子则几乎不发生移动，称为反向偏置。
反向电压大于某一值时，会有导致pn结击穿，称为齐纳击穿或隧道击穿。
另一种情况，是pn结两侧的杂质浓度过小，在高的反向电压作用下，引起价键的断裂，从而使电流成倍增加，称为电子雪崩现象或雪崩击穿。
pn结制作成元器件使用就是二极管。
pn结，p区空穴向n区扩散，n区电子向p区扩散，在相遇处复合。
p区空穴扩散后留下负离子，而n区电子扩散后留下正离子，形成由n指向p的内电场。
正向偏置时，p区不断提供复合留下的负离子，n区则复合留下的正离子，使得内电场范围缩小，扩散运动大于漂移运动，平衡状态发生破坏，因而有电流的产生。
反向偏置，少数载流子的漂移处于优势，但因少数载流子浓度太低，引起的反向电流远小于正向电流。
所以问题关键在于扩散与漂移运动是否平衡。
图片附件: psbias.gif (2007-1-30 16:38, 2.26 K)半导体三极管，存在两个pn结，了解半导体三极管的工作原理就是要了解这两个pn结的平衡状态，在发生什么变化。
这是三极管的符号，B(base)代表基电极，C(collector)代表集电极，E(emitter)代表发射极。
晶体管的制作要求，从浓度大小来看，发射区最大，集电区最小。
从尺寸看，集电区最大，基区最小。
如果条件不能满足，晶体管将无法工作。
以下以基极接地(共基极)为例进行分析：图片附件: pnpsymbl.gif (2007-1-30 16:38, 1.87 K)如上图所示，在E-B之间加正向偏置，在B-C之间加反向偏置。
此时发射区的电子浓度上升，在正向偏置的情况下，大部分电子都扩散到基区因为基区很薄，有少部分电子流出，但大部分在电场的作用下，漂移到集电区。
其中有些情况，比如基区向发射区的漂移(发射区很高的杂质浓度)，集电区向基区的扩散等微乎其微(反向偏置)，所以可以忽略。
所示npn的能够工作，除了发射区浓度很高，基区很薄，还有保证E-B正向偏置，B-C反向偏置。
相应电流关系如下：Ie=Ib+Ic假设Ie占Ic的比例为a,即Ic=aIe,Ib=(1-a)Ie称为电流传输率。
Ic/Ib=(Iea)/[(1-a)Ie]=a/(1-a)设定a/(1-a)为ß，称为电流放大倍数。
通过比例关系可知，如果电流传输率为90%，电流放大9倍如果电流传输率为99%,电流将放大99倍。
90%到99%,放大倍数的骤增，可以想像Ib只要有小的变动，电流放大倍数就有大的变化。
如此可见，晶体管是电流控制器件。
二、放大电路是如何构成及触发条件现在进行实际操作，为了分析方便，以如图所示的电路具体进行分析。
对应CMOS的简单版图如下：图片附件: latchupfg02.gif (2007-1-30 16:38, 12.4 K)图画得不好，还请谅解。
以下来看一下对应的剖面图。
图片附件: latchupfg03.gif (2007-1-30 16:38, 10.2 K)任何相邻的pnp或npn都可以构成晶体管，所以考虑起来似乎比例麻烦!!从晶体管偏置来看，npn的基区p+与p-sub成反向偏置，发射区为衬底上的任一n+型区域，集电区为nwell及nwell上的n+。
此时npn,基区接vss发射区接vss/in/out,集电区接vdd。
就正反偏的原则来看，只要发射区联接电压小于vss,即npn可以触发。