闩锁效应定义
闩锁效应原理及避免的方法
闩锁效应原理及避免的方法闩锁效应（Lock-in Effect）是指当一个系统受到外部信号的作用时，长时间保持在一个固定的状态，而无法根据外界信号的变化进行调整的现象。
闩锁效应在工程、物理学、生物学等多个领域中都有应用和研究，其原理和避免方法也因应用场景的不同而有所差异。
原理：闩锁效应的原理主要受到共振现象的影响。
当外界信号的频率与系统的固有频率相近时，系统容易受到外界信号的共振作用，导致系统进入一个稳定的状态。
这个稳定状态称为锁定状态，系统将保持在这个状态中，无法根据外界信号的变化进行调整。
闩锁效应可以简单地通过如下的数学模型来描述：dx/dt = αy + φ(x, y)dy/dt = αx + φ(x, y)其中，x和y分别代表系统的两个参数，α为信号强度，φ(x,y)为非线性耦合项。
通过这个模型可以看出，当α趋于无穷大时，系统将处于一个不变的状态，因此无法对外界信号做出调整。
避免方法：虽然闩锁效应在一些系统中具有实际应用价值，但在一些情况下，我们希望避免系统陷入锁定状态，以保证系统的灵活性和适应性。
以下是几种常见的避免闩锁效应的方法：1.扰动外界信号：通过对外界信号施加一个弱扰动，可以打破系统的锁定状态。
这个扰动信号可以是随机的或者周期性的，通过改变外界信号的特性，可以让系统从锁定状态中恢复。
2.超调现象：通过改变系统的控制参数，可以引入超调现象。
超调现象是指系统在受到外界信号驱动后，超过目标值，然后再回到目标值附近。
通过超调现象，可以改变系统的状态，从而避免锁定状态的发生。
3.灵活控制：通过改变系统的反馈控制机制，可以使系统对外界信号做出更加灵活的调整。
例如，可以通过改变控制的增益或者阻尼系数，使系统对外界信号的变化更加敏感，从而避免锁定状态的发生。
4.引入非线性元件：在系统中引入非线性元件可以改变系统的动力学特性。
非线性元件可以改变系统的频率响应特性，从而降低系统受到共振作用的风险，避免锁定状态的发生。
闩锁效应
微电子器件的可靠性
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电流试验
电流试验时，通过试 验端向器件注入一定 量的 电流，检查在该 注入电流下，电路是 否会进 入闩锁状态。
注入电流包括正电流和负电流两个极性。 试验端的状态包括逻楫高和逻辑低两个状态。 正注 入电流的一般是100mA +Inom或
1.5Inom 中的 数量大的一个。 负注入电流的一般是—100mA 或—0.5Inom
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闩锁效应分类
如激发源去除后，电路仍保持低阻状 态， 这种闩锁称为 自持的闩锁效应。如 激 发源去除后，电 路返回原来的高阻 状 态，则称为非自 持的闩锁效应。
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闩锁效应的危害
进入低阻状态后，若外电路不能限制器件中 电流的大小，可能有过量的电流流过电路， 引起器件局部过热，发生金属化熔化或烧断， 致使P－N 结漏电流增加 或短路， 造成电路 失效。
试验电压波形
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CMOS闩锁电路模型
CMOS闩锁电路模型
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发生闩锁效应的条件
发生闩锁效应的条件是 1+ 2 1， 若用三极管的共发射极电流放大系数 来表
示， 则为
1 2 1 这表明当两个寄生三极管的电流放大系数 达
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CMOS电路中的寄生三极管
闩锁效应是一种寄生三极管效应。 CMOS电路中的各个P、N型区可组成若干个寄生 双极型三极管，组成四层的PNPN结构。 也可看作PNP三极管和 NPN三极管相互连接。
闩锁效应及版图设计注意事项
版图设计级抗闩锁措施
闩锁效应的避免措施
加粗电源线和地线，合理布局电源接触孔，减小横向电流密度和串联电阻；
增加扩散区的间距，尽可能使P阱和PMOS管的区域离得远一些，如输出级的 NMOS、PMOS放在压焊块两侧。
X 端闩如CM加锁果O限 效 满S流应足管电及处阻版于>来图闩实设锁现计状R，。注态即su意。可b事形项成正Q反2馈回路，一旦正反馈回路形成0，.7此V时即使R外s界u触b发信Q 号消2失，两只触体寄发管生信仍晶体号能管消保仍失持能，导保两通持导只，通寄C，M生O晶S
闩如锁果效 满应足及版>图设计，注正即意常可事形工项成作正状反态馈回路，一旦正反馈回路形成，此时即使闩外界锁触效发应信的号产消生失，两只管寄处生于晶闩体管锁仍状能态保。持导通，
绝缘体硅外延结构（SOI）：在表层和衬底之间加入一层绝缘层，消除寄生PNPN结构，从根本上避免了闩锁效应。
I 限制电源的输出电流能力，防止电源提供电流过大，超过寄生PNPN结构导通所需的维持电流，这可以通过0.在7VCMOS的输入端或者输出
端加限流电阻来实现。
OUT
g
Rwell
外闩延锁衬 效底应O：就U将是器指T件CM制O作S在电接重路V掺中D杂在D衬电底源上VD的RD低和w掺地el杂线l 外GN延D层之中间，，降由低于R寄su生b的. NPN和PNP相互影响，形衬成底 PNPN结构，在特定条件下会产生
少数载流子保护环：P+环围绕Nwell外侧，并接GND构成空穴少子保护
VDD
环，避免PMOS的空穴注入到NMOS区；N+环围绕NMOS，并接VDD
抑制闩锁效应的方法
抑制闩锁效应的方法引言闩锁效应是指人们在解决问题时，陷入先入为主的思维模式，无法看到其他可能的解决方案。
这种思维定势常常导致创造性思维和创新能力的受限。
本文将探讨抑制闩锁效应的方法，帮助人们开拓思维，发现更多潜在的解决方案。
1. 意识到闩锁效应的存在首先，我们需要意识到闩锁效应的存在以及其可能对我们的思维带来的限制。
只有当我们认识到自己陷入了某种思维定势时，才能开始采取相应的措施来克服它。
2. 多元化信息来源为了避免陷入单一思维模式，我们应该积极寻找多样化的信息来源。
这包括但不限于阅读不同类型的书籍、关注不同领域的新闻、与不同背景的人交流等。
通过接触多元化的信息，我们能够拓宽视野，从而更好地应对闩锁效应。
3. 反向思考反向思考是一种有助于突破闩锁效应的方法。
当我们面临问题时，通常会有一种默认的思考方式。
而通过反向思考，我们可以从相反的角度出发，思考问题的解决方案。
这种方法可以帮助我们发现之前未曾考虑过的可能性，从而打破思维定势。
4. 创造性思维训练创造性思维是克服闩锁效应的关键。
为了培养创造性思维，我们可以进行一些相关的训练。
例如，可以尝试解决一些刺激性的问题，进行头脑风暴，或者参与一些创意活动等。
这些训练可以激发我们的创造力，帮助我们摆脱思维定势。
5. 团队合作团队合作是另一种有效的方法来抑制闩锁效应。
当我们独自思考问题时，很容易受到自己的思维定势的限制。
而与他人合作，可以汇集不同的思维和观点，从而打破思维定势，找到更好的解决方案。
6. 创造宽松的环境创造宽松的环境有助于抑制闩锁效应。
当我们处于压力和紧张的状态下，往往难以开放思维，容易陷入思维定势。
因此，我们应该创造一个宽松、轻松的环境，让自己能够更好地发挥创造力。
7. 克服固执态度固执的态度是闩锁效应的一大障碍。
当我们固执于某种观点或解决方案时，就很难看到其他可能的选择。
因此，我们需要学会放下固执，保持开放的心态，接纳不同的观点和建议。
8. 反思和反馈定期反思和反馈是持续抑制闩锁效应的重要步骤。
CMOS闩锁效应
1 闩锁效应闩锁效应是指CMOS 器件所固有的寄生双极晶体管被触发导通，在电源和地之间存在一个低阻通路，大电流，导致电路无法正常工作，甚至烧毁电路2 闩锁效应机理2.1 器件级别上图1 CMOS 结构图如图1所示，CMOS 发生闩锁效应时，其中的NMOS 的有源区、P 衬底、N 阱、PMOS 的有源区构成一个n-p-n-p 的结构，即寄生晶体管，本质是寄生的两个双极晶体管的连接。
P 衬是NPN 的基极，也是PNP 的集电极，也就是NPN 的基极和PNP 的集电极是连着的；N 阱既是PNP 的基极，也是NPN 的集电极。
再因为P 衬底和N 阱带有一定的电阻，分别用R1和R2来表示。
当N 阱或者衬底上的电流足够大，使得R1或R2上的压降为0.7V ，就会是Q1或者Q2开启。
例如Q1开启，它会提供足够大的电流给R2，使得R2上的压降也达到0.7V ，这样R2也会开启，同时，又反馈电流提供给Q1，形成恶性循环，最后导致大部分的电流从VDD 直接通过寄生晶体管到GND ，而不是通过MOSFET 的沟道，这样栅压就不能控制电流1。
2.2 集总元件上图1中的寄生晶体管连接关系可以用集总元件来表示，如图2所示，其结构实际上是一个双端PNPN 结结构，如果再加上控制栅极 ，就组成门极触发的闸流管。
该结构具有如图3所示的负阻特性，该现象就称为闩锁效应（闩锁本是闸流管的专有名词）。
即双端PNPN 结在正向偏置条件下，器件开始处于正向阻断状态，当电压达到转折电压BF V 时，器件会经过负阻区由阻断状态进入导通状态．这种状态的转换，可以由电压触发(g I =0)，也可以由门极电流触发(g I ≠O)。
门极触发大大降低了正向转折电压。
个条件。
在浓度上，由前面的论述可知，R 越小，越不容易发生闩锁效应，所以重掺杂可有效的减小闩锁效应的发生。
3.2 器件的结构SOI 结构有效的阻止了电子和空穴从源到地之间的通路，能从根本上消除闩锁的发生。
单粒子闩锁效应
单粒子闩锁效应单粒子闩锁效应是指在由外界扰动的情况下，由一个自由度构成的系统能够通过耦合到其上的其他自由度达到高精度的定向和定时的现象。
该效应通常是指在系统中存在一个稳定的自由度，该自由度受到耦合自由度的影响，在外界干扰的情况下仍能保持稳定。
单粒子闩锁效应最早是由荷兰科学家维布指出的，他在研究著名的范德波尔系统时发现，当范德波尔系统受到扰动时，系统中的一个粒子会通过耦合现象产生闩锁效应。
这一发现引起了科学家们的广泛兴趣，并且在随后的研究中得到了进一步的证实和发展。
闩锁效应的原理可以通过一个简单的模型来解释。
设想一个有两个粒子组成的系统，其中一个粒子是稳定的，而另一个粒子受到外界的扰动。
当两个粒子之间存在一定的耦合时，外界扰动会传递到稳定粒子上，从而导致其运动状态发生变化。
然而，随着耦合的增加，稳定粒子的运动状态逐渐与扰动的粒子保持同步，最终达到稳定的闩锁状态。
这种闩锁状态具有高精度的定向和定时性质，可以在外界扰动的情况下保持稳定。
单粒子闩锁效应在实际应用中有着广泛的应用。
例如，在通信领域中，闩锁效应被用于提高信号的传输能力和稳定性。
通过将信号与参考信号进行耦合，并利用闩锁效应的特性，可以使信号保持同步和稳定，从而提高通信系统的性能。
此外，单粒子闩锁效应还可以用于精密测量和实验研究中。
通过利用闩锁效应在系统中引入稳定的时基或参考源，可以提高测量的准确性和稳定性。
例如，利用闩锁效应可以实现精密的频率测量、时间同步和晶体谐振器的稳定等。
除了在实际应用中的重要性外，单粒子闩锁效应的研究对于深入理解物理世界中的耦合现象和非线性动力学也具有重要意义。
通过研究闩锁效应，可以揭示出系统中复杂动力学行为的特征，并为实现更高级别的控制和调控提供理论支持。
总之，单粒子闩锁效应是一种重要的现象，它能够将外界的扰动转化为稳定的运动状态，具有高精度的定向和定时性质。
该效应在实际应用中有着广泛的应用，并对于研究物理系统中的耦合现象和非线性动力学具有重要意义。
闩锁效应latch up
闩锁效应（latch up）闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了.为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。
第一部分 latch up的原理我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）,下面我分别解释。
我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。
所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）理解了npn，那么pnp就好办，如图2。
图2清楚的表示了latch up的回路。
左边是npn，右边是pnp，图3是电路示意图。
大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。
那么电流怎么走呢？比如在P＋加5V-->电洞被从P＋推到N well-->越过n well再到p sub-->这个时候，大家注意，电洞有两条路可走，一是跑到NMOS的N＋，二是跑到旁边的Nwell，nwell比n＋深，当然更好去，所以电洞又回去了。
“闩锁效应”与“热插拔”
“闩锁效应”与“热插拔”闩锁（Latch-up）闩锁就是指CMOS器件所固有的寄生可控硅（SCR）被触发导通，在电源与地之间形成低阻抗大电流通路的现象。
这种寄生SCR结构存在于CMOS器件内的各个部分，包括输入端、输出端、内部反相器等。
当在电源端、输入端或输出端有较强的浪涌冲击时，就可能触发这些可控硅，产生闩锁。
当闩锁电流达到一定强度持续一段时间，就可能造成器件的永久性损坏。
闩锁产生机理图1表示一个简单的P阱CMOS结构，很显然，这种结构存在寄生的NPN和PNP晶体管，寄生NPN晶体管是纵向结构，其发射区是n+扩散区，基区是p阱，集电区是n型衬底。
寄生PNP晶体管是横向结构，其发射区是p+扩散区，基区是n型衬底，集电区是p阱。
图2是寄生双极晶体管构成的等效电路，n型衬底和p阱本身存在体电阻，分别以R1和R2表示。
R1跨接在VDD与PNP管的基极之间，R2则跨接在NPN管的基极与VSS之间。
在正常工作状态下，这种寄生的PNPN四层结构处于截止状态，不会产生异常电流。
但是在某种外部条件的触发下，例如图2中的D1端的正尖峰电压高于VDD或者D2端的负尖峰电压低于VSS，这种PNPN四层正反馈结构就可能产生类似于可控硅的触发导通。
此时，即使外部触发条件消失，导通电流仍然会维持，这种现象就是所谓有闩锁效应，也称为寄生可控硅效应。
由图可知，减小R1与R2可以提高CMOS电路的抗闩锁能力。
因此在很多CMOS工艺中在P阱四周加上接VSS的p+扩散保护环，在PMOS管的四周加上接VDD的n+扩散保护环，如图1所示，并且在保护环上尽可能多开些金属引线孔，用金属互连线将保护环短接，以减小R1与R2，这样即可有效地防止闩锁效应。
图1：P阱CMOS结构图2：P阱CMOS PNPN四层结构等效电路闩锁（Latch-up）的触发条件触发条件为CMOS电路的输入输出脚或电源地脚上出现一定的电流VLU或电压VLU。
很多CMOS器件的Datasheet里都标明允许施加在输入端的电压在VDD+0.3V与VSS-0.3V之间，超过这个值就可能会引发闩锁。
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什么是闩锁效应？单片机开发2009-11-29 00:03:09 阅读220 评论0 字号：大中小
闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。
闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。
避免闩锁的方法就是要减小衬底和N 阱的寄生电阻，使寄生的三极管不会处于正偏状态。
静电是一种看不见的破坏力，会对电子元器件产生影响。
ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。
如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。
很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。
这就是所谓的“闩锁效应”。
在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。
MOS工艺含有许多内在的双极型晶体管。
在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。
这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。
例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。
当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。
这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。
可以通过提供大量的阱和衬底接触来避免闩锁效应。
闩锁效应在早期的CMOS工艺中很重要。
不过，现在已经不再是个问题了。
在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。
Latch up 的定义
? Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路
? Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流
? 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大
? Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一
Latch up 的原理分析
Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell 是nwell的寄生电阻；Rsub是substrate电阻。
以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。
当其中一个BJT的集电极电流受外
部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD 至GND（VSS）间
形成低抗通路，Latch up由此而产生。
产生Latch up 的具体原因
? 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。
? 当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。
? ESD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起
SCR的触发。
? 当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。
? Well 侧面漏电流过大。
防止Latch up 的方法
? 在基体（substrate)上改变金属的掺杂，降低BJT的增益
? 避免source和drain的正向偏压
? 增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路
? 使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止栽子到达BJT的基极。
如果可能，可再增加两圈ring。
? Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。
? 使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能
? 除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈guard ring。
? I/O处尽量不使用pmos(nwell)
COMS电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，电流一直在增大这种效应就是锁定效应。
当产生锁定效应时，COMS的内部电流能达到40mA以上，很容易烧毁芯片。
防御措施：
1）在输入端和输出端加钳位电路，使输入和输出不超过不超过规定电压。
2）芯片的电源输入端加去耦电路，防止VDD端出现瞬间的高压。
3）在VDD和外电源之间加线流电阻，即使有大的电流也不让它进去。
4）当系统由几个电源分别供电时，开关要按下列顺序：开启时，先开启COMS电路得电源，再开启输入信号和负载的电源；关闭时，先关闭输入信号和负载的电源，再关闭COMS 电路的电源。