闩锁效应
闩锁效应原理及避免的方法
闩锁效应原理及避免的方法闩锁效应（Lock-in Effect）是指当一个系统受到外部信号的作用时，长时间保持在一个固定的状态，而无法根据外界信号的变化进行调整的现象。
闩锁效应在工程、物理学、生物学等多个领域中都有应用和研究，其原理和避免方法也因应用场景的不同而有所差异。
原理：闩锁效应的原理主要受到共振现象的影响。
当外界信号的频率与系统的固有频率相近时，系统容易受到外界信号的共振作用，导致系统进入一个稳定的状态。
这个稳定状态称为锁定状态，系统将保持在这个状态中，无法根据外界信号的变化进行调整。
闩锁效应可以简单地通过如下的数学模型来描述：dx/dt = αy + φ(x, y)dy/dt = αx + φ(x, y)其中，x和y分别代表系统的两个参数，α为信号强度，φ(x,y)为非线性耦合项。
通过这个模型可以看出，当α趋于无穷大时，系统将处于一个不变的状态，因此无法对外界信号做出调整。
避免方法：虽然闩锁效应在一些系统中具有实际应用价值，但在一些情况下，我们希望避免系统陷入锁定状态，以保证系统的灵活性和适应性。
以下是几种常见的避免闩锁效应的方法：1.扰动外界信号：通过对外界信号施加一个弱扰动，可以打破系统的锁定状态。
这个扰动信号可以是随机的或者周期性的，通过改变外界信号的特性，可以让系统从锁定状态中恢复。
2.超调现象：通过改变系统的控制参数，可以引入超调现象。
超调现象是指系统在受到外界信号驱动后，超过目标值，然后再回到目标值附近。
通过超调现象，可以改变系统的状态，从而避免锁定状态的发生。
3.灵活控制：通过改变系统的反馈控制机制，可以使系统对外界信号做出更加灵活的调整。
例如，可以通过改变控制的增益或者阻尼系数，使系统对外界信号的变化更加敏感，从而避免锁定状态的发生。
4.引入非线性元件：在系统中引入非线性元件可以改变系统的动力学特性。
非线性元件可以改变系统的频率响应特性，从而降低系统受到共振作用的风险，避免锁定状态的发生。
芯片闩锁效应 -回复
芯片闩锁效应-回复【芯片闩锁效应】芯片闩锁效应是指在集成电路芯片设计和制造过程中，由于不完善的设计或制造工艺所产生的一种现象。
当芯片内部发生故障或错误时，这些错误可能会导致芯片无法正常操作或执行预期任务，进而形成一种锁定状态，即芯片闩锁效应。
1. 芯片工作原理：在了解芯片闩锁效应之前，我们先来理解一下芯片的工作原理。
芯片是一种功能齐全的小型电子装置，它由一系列的电子元件组成，包括晶体管、电阻器、电容器等。
这些元件通过电路连接在一起，形成一种电子系统，实现不同的电子功能。
2. 芯片设计和制造：芯片的设计和制造是一个复杂的过程，需要经过多个步骤。
首先，设计师需要根据需求确定芯片的功能和性能指标，并绘制出相应的电路图。
然后，将电路图转化为物理构造，通过光刻和薄膜沉积等工艺将电路图上的线路和元件转移到芯片表面。
最后，进行封装封装，将芯片保护起来，并与外部系统进行连接。
3. 芯片闩锁效应的原因：芯片闩锁效应可能由多种原因引起。
首先，设计阶段存在的错误或不完善的功能设计可能导致芯片在实际应用中无法正常工作。
例如，设计者可能对某些特定情况没有考虑或没有充分测试。
其次，制造过程中的缺陷或错误也可能导致芯片闩锁效应。
在光刻和薄膜沉积等工艺中出现的一小处变形或杂质可能对芯片的性能产生不可预测的影响。
4. 芯片闩锁效应的影响：芯片闩锁效应的影响是十分严重的。
首先，芯片闩锁效应可能导致芯片无法正常工作，使得整个电子系统无法运行。
这对于依赖芯片的各种设备和应用来说是非常不可接受的。
其次，芯片闩锁效应也可能导致数据丢失或损坏，造成重要信息的损失和泄露。
此外，芯片闩锁效应的修复也是一项非常困难和耗时的工作，可能需要重新设计和制造芯片，导致巨大的经济和时间成本。
5. 芯片闩锁效应的预防和解决方案：为了预防和解决芯片闩锁效应，设计师和制造商需要采取一系列的措施。
首先，在设计阶段，应充分考虑各种可能的工作条件和情况，并进行全面的功能测试和仿真。
闩锁效应latch up
闩锁效应（latch up）闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了.为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。
第一部分 latch up的原理我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）,下面我分别解释。
我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。
所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）理解了npn，那么pnp就好办，如图2。
图2清楚的表示了latch up的回路。
左边是npn，右边是pnp，图3是电路示意图。
大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。
那么电流怎么走呢？比如在P＋加5V-->电洞被从P＋推到N well-->越过n well再到p sub-->这个时候，大家注意，电洞有两条路可走，一是跑到NMOS的N＋，二是跑到旁边的Nwell，nwell比n＋深，当然更好去，所以电洞又回去了。
CMOS集成电路闩锁效应形成机理和对抗措施
CMOS集成电路闩锁效应形成机理和对抗措施CMOS（互补金属氧化物半导体）集成电路是以CMOS技术制造的集成电路的一种。
闩锁效应是指当CMOS集成电路的输入电平处于一些特定范围时，输出电平会被锁定在一些特定状态，不受输入电平的变化影响。
闩锁效应的形成机理主要涉及CMOS技术中的晶体管、电荷积聚效应和电荷泄漏。
在CMOS集成电路中，晶体管是主要的工作元件，分为N型和P型晶体管。
当输入电压达到一定水平时，N型晶体管的栅电压会高于阈值电压，导致导通。
同时，P型晶体管的栅电压会低于阈值电压，导致截止。
然而，当输入电平处于特定范围时，一个P型晶体管的输出电平可能会反向传导至一个N型晶体管的输出端。
这样，输入电平的变化不会在输出端引起电平变化，从而导致闩锁效应的形成。
此外，在CMOS技术中，电荷积聚效应是另一个导致闩锁效应的原因。
由于晶体管的栅电极电容非常小，当输入电平超过一定值时，栅电极的电荷会得到积聚。
随着电荷的积聚，晶体管的截止状态会得到巩固，使其变得更难以改变。
这也会导致闩锁效应的形成。
对于闩锁效应的对抗措施，可以从电路设计上进行优化，以减少或消除闩锁效应。
一种常用的对抗措施是增加输入电阻。
通过增加输入电阻，可以降低输入电平的变化对晶体管输出端电流的影响，从而减少闩锁效应的发生。
另一种对抗措施是使用级联电路设计。
级联电路将多个CMOS晶体管连接起来，使其共同工作。
在这种设计中，晶体管的输出电平受到多个输入电平的影响，而不是单个输入电平。
这可以减小闩锁效应的发生概率。
此外，优化电流和电压的选择也可以减小闩锁效应的影响。
通过调整电流大小和电压水平，可以减少晶体管的栅电极电荷积聚效应，从而降低闩锁效应的发生。
最后，使用更高的供电电压也是一种对抗闩锁效应的方法。
通过增大供电电压，可以提高CMOS集成电路的工作稳定性，从而降低闩锁效应的可能性。
综上所述，CMOS集成电路闩锁效应形成机理与对抗措施主要包括晶体管的工作状态、电荷积聚效应和电路设计的优化等因素。
闩锁效应定义
什么是闩锁效应？单片机开发2009-11-29 00:03:09 阅读220 评论0 字号：大中小闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。
闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。
避免闩锁的方法就是要减小衬底和N 阱的寄生电阻，使寄生的三极管不会处于正偏状态。
静电是一种看不见的破坏力，会对电子元器件产生影响。
ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。
如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。
很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。
这就是所谓的“闩锁效应”。
在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。
MOS工艺含有许多内在的双极型晶体管。
在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。
这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。
例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。
当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。
这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。
可以通过提供大量的阱和衬底接触来避免闩锁效应。
闩锁效应在早期的CMOS工艺中很重要。
不过，现在已经不再是个问题了。
在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。
Latch up 的定义? Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路? Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流? 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大? Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一Latch up 的原理分析Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell 是nwell的寄生电阻；Rsub是substrate电阻。
单粒子闩锁效应
单粒子闩锁效应单粒子闩锁效应是指在由外界扰动的情况下，由一个自由度构成的系统能够通过耦合到其上的其他自由度达到高精度的定向和定时的现象。
该效应通常是指在系统中存在一个稳定的自由度，该自由度受到耦合自由度的影响，在外界干扰的情况下仍能保持稳定。
单粒子闩锁效应最早是由荷兰科学家维布指出的，他在研究著名的范德波尔系统时发现，当范德波尔系统受到扰动时，系统中的一个粒子会通过耦合现象产生闩锁效应。
这一发现引起了科学家们的广泛兴趣，并且在随后的研究中得到了进一步的证实和发展。
闩锁效应的原理可以通过一个简单的模型来解释。
设想一个有两个粒子组成的系统，其中一个粒子是稳定的，而另一个粒子受到外界的扰动。
当两个粒子之间存在一定的耦合时，外界扰动会传递到稳定粒子上，从而导致其运动状态发生变化。
然而，随着耦合的增加，稳定粒子的运动状态逐渐与扰动的粒子保持同步，最终达到稳定的闩锁状态。
这种闩锁状态具有高精度的定向和定时性质，可以在外界扰动的情况下保持稳定。
单粒子闩锁效应在实际应用中有着广泛的应用。
例如，在通信领域中，闩锁效应被用于提高信号的传输能力和稳定性。
通过将信号与参考信号进行耦合，并利用闩锁效应的特性，可以使信号保持同步和稳定，从而提高通信系统的性能。
此外，单粒子闩锁效应还可以用于精密测量和实验研究中。
通过利用闩锁效应在系统中引入稳定的时基或参考源，可以提高测量的准确性和稳定性。
例如，利用闩锁效应可以实现精密的频率测量、时间同步和晶体谐振器的稳定等。
除了在实际应用中的重要性外，单粒子闩锁效应的研究对于深入理解物理世界中的耦合现象和非线性动力学也具有重要意义。
通过研究闩锁效应，可以揭示出系统中复杂动力学行为的特征，并为实现更高级别的控制和调控提供理论支持。
总之，单粒子闩锁效应是一种重要的现象，它能够将外界的扰动转化为稳定的运动状态，具有高精度的定向和定时性质。
该效应在实际应用中有着广泛的应用，并对于研究物理系统中的耦合现象和非线性动力学具有重要意义。
闩锁效应及版图设计注意事项
闩锁效应的产生原理
NPN管
PNP管
PNPN结构
闩锁效应原理分析
In
Out
N+ P+ Rwell
P+ Q1N+ N+ Nhomakorabea+
Nwell
Q2
P- epi
P+sub
Rsub
闩锁效应的产生原理
OUT Q1
Rwell 衬底
P阱 Rsub Q2
输入信号不得超过电源电压，防止寄生三极管的发射结正偏，如果超过电源电压，应该加上限流电阻；
产生闩锁效的条件 由于受噪声或外界信号影响使得两个寄生三极管的发射结处于正偏；
存在正反馈条件，即两个寄生三极管的电流放大倍数βNPNβPNP>1；
电源所提供的最大电流大于寄生PNPN结构（可控硅）导通所需要的维持电 流。
工艺设计级抗闩锁措施
闩锁效应的避免措施
外延衬底：将器件制作在重掺杂衬底上的 低掺杂外延层中，降低Rsub.
X 端闩如CM加锁果O限 效 满S流应足管电及处阻版于>来图闩实设锁现计状R，。注态即su意。可b事形项成正Q反2馈回路，一旦正反馈回路形成0，.7此V时即使R外s界u触b发信Q 号消2失，两只触体寄发管生信仍晶体号能管消保仍失持能，导保两通持导只，通寄C，M生O晶S
闩如锁果效 满应足及版>图设计，注正即意常可事形工项成作正状反态馈回路，一旦正反馈回路形成，此时即使闩外界锁触效发应信的号产消生失，两只管寄处生于晶闩体管锁仍状能态保。持导通，
绝缘体硅外延结构（SOI）：在表层和衬底之间 加入一层绝缘层，消除寄生PNPN结构，从根本 上避免了闩锁效应。
电路应用级抗闩锁措施
闩锁效应的避免措施
闩锁效应
闩锁效应（latch up）闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了.为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。
第一部分 latch up的原理我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）,下面我分别解释。
我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。
所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）理解了npn，那么pnp就好办，如图2。
图2清楚的表示了latch up的回路。
左边是npn，右边是pnp，图3是电路示意图。
大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。
那么电流怎么走呢？比如在P＋加5V-->电洞被从P＋推到N well-->越过n well再到p sub-->这个时候，大家注意，电洞有两条路可走，一是跑到NMOS的N＋，二是跑到旁边的Nwell，nwell比n＋深，当然更好去，所以电洞又回去了。
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微电子器件的可靠性
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电流试验
电流试验时，通过试 验端向器件注入一定 量的 电流，检查在该 注入电流下，电路是 否会进 入闩锁状态。
注入电流包括正电流和负电流两个极性。 试验端的状态包括逻楫高和逻辑低两个状态。 正注 入电流的一般是100mA +Inom或
1.5Inom 中的 数量大的一个。 负注入电流的一般是—100mA 或—0.5Inom
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闩锁效应分类
如激发源去除后，电路仍保持低阻状 态， 这种闩锁称为 自持的闩锁效应。如 激 发源去除后，电 路返回原来的高阻 状 态，则称为非自 持的闩锁效应。
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4
闩锁效应的危害
进入低阻状态后，若外电路不能限制器件中 电流的大小，可能有过量的电流流过电路， 引起器件局部过热，发生金属化熔化或烧断， 致使P－N 结漏电流增加 或短路， 造成电路 失效。
试验电压波形
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CMOS闩锁电路模型
CMOS闩锁电路模型
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发生闩锁效应的条件
发生闩锁效应的条件是 1+ 2 1， 若用三极管的共发射极电流放大系数 来表
示， 则为
1 2 1 这表明当两个寄生三极管的电流放大系数 达
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CMOS电路中的寄生三极管
闩锁效应是一种寄生三极管效应。 CMOS电路中的各个P、N型区可组成若干个寄生 双极型三极管，组成四层的PNPN结构。 也可看作PNP三极管和 NPN三极管相互连接。
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闩锁效应发生的机理
由一个 PNP三极管 及一个 NPN 三极管 相串接的 PNPN 四 层结构。在加 VDD 后，J1，J3 两个P－N 结处于正向偏置，J2 处 于反向偏置。 Ic1 = II + ICO1 Ic2 = 2 I + ICO2 I = Ic1 + Ic2 由上两式得 I =(1 + 2 ) I + ICO1 + ICO2 I = (ICO1 + ICO2)/[1－ (1 + 2 ) ] 当(1 + 2 ) ＝1，电 路 总 电 流 I
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少数载流子保护结构
三种N＋保护环
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防止闩锁效应的措施
2。多条阱接触 3。衬底接触环 4。紧邻源极接触
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防止闩锁效应的措施
双极型耦工艺： 1。外延CMOS 2。较低薄层电阻的退化阱 3。衬底和阱的偏置 4。深槽隔离技术
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闩锁效应的试验
目前常用的标准是美国电子工程协会( EIA Electronic Industres Association）制定的 EIA/JESD 78 集成电 路闩锁试验 ( IC LatcuUp Test ) . 闩锁试验包括电流试验（I Test) 和电源电压 过压试验(Vsupply Over Voltage Test)。
3.电流的电源能够提供足够高的电压，其数值大 于或等于维持电压 ；
4. 触发源能保持足够长的时间，使器件进入闩 锁状态。
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CMOS电路闩锁效应的触发方式
1. 输入节点的上冲/下冲； 2. 输出节点的上冲/下冲； 3. N 阱 的 雪 崩 击 穿； 4. 从N阱到外部N形扩散区的穿通； 5. 衬底到内部P 扩散区的穿通； 6. 寄生场区器件(寄生场效应管由N阱和离N 阱 很近的N＋扩散区的场区形成)的穿通； 7. 光电流－辐射； 8. 源－漏结雪崩击穿； 9. 位移电流。
到一定值时，电流的增加会不受到限制， 这 时就发生CMOS 电路的闩锁效应。
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发生闩锁效应的条件
考虑了存在衬底电阻RS 和阱电阻 RW时，发生闩 锁效应的临界条件是：
NPN PNP 1＋[1＋ PNP)(IRSub +(IRW/PNP )] / [1－ IRSub－ IRW(1+(1/ PNP))]
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防止闩锁效应的措施
减小电流放大系数 增加扩散区的间距 增加阱的深度 采用保护环结构
减小寄生电阻 采用外延衬底
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防止闩锁效应的措施
工艺技术措施 A. 减小材料的少数载流子寿命 如采用金扩散， B. 建立基区的减速场 建立基区减速场的 一 个方法是在P 阱下面加一个P＋埋层，自建电 场和脉冲外扩散减速场，可使纵向PNPN的电 流增益减小了两个数量级。 C. 采用肖特基势垒源－漏极 它与扩散源－ 漏 极相比，它的发射极注入效率要小得多。
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第十二章CMOS电路的闩锁效应 (Latch-up Effect)
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1
NPNP可控硅的工作特性
可控硅的特性曲线
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CMOS电路的闩锁效应
CMOS电路闩锁效应是在异常工作条件下， 引发的 CMOS 电路 中的寄生晶体管进入 的一 种异常状态。 CMOS电路受激发发生闩锁效应时，电 路的 VDD 与VSS 间呈低阻状态，类似可控硅器件的 特性。因而闩锁效应也成为可控硅效应。
式中 IRSub 为流过衬底电阻的电流，IRW 为流过 阱电阻的电流。
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发生闩锁效应的条件
CMOS 电路发生闩锁效要满足以下四个条 件：
1. 电路能够进行开关转换，相关的PNPN结构
回 路增益必须大于1；
2. 寄生双极晶体管的发射极－基极处于正向偏
置。最初仅一个晶体管处于正偏，当电流注 入后，引起另一个晶体管的发射极－基极处 于正向偏置；
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防止闩锁效应的措施
设计方面的措施：
1。采用保护结构 保护结构有：少数载流子保 护 结构和多数载流子保护结构。
少数载流子保护结构（通常称为保护环〕是用 来 提前收集会引起闩锁的注入的少数载流子。它 可以是受反向偏置的源－漏极扩散区或是另 加 的阱扩散区。
测量表明，注入P 衬底的电子，只有百分之几 能 从包围寄生发射极的N阱保护环中逃逸。而 用 P＋外延衬底 P－ 制造的同样结构，N阱保护 环 中逃逸的机率就降到百万分之几。
中的数量大的一个。试验时，电源电压 是最 大工作电压。
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电源电压过压试验
电源电压过压试验时，试验端的状态包括逻楫 高和逻辑低两个状态。触发电压的高度是最大 电源电源的1.5 倍(1.5Vsupply MAX)
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试验电压波形