CMOS电路结构中的闩锁效应及其防止措施
闩锁效应原理及避免的方法
闩锁效应原理及避免的方法闩锁效应（Lock-in Effect）是指当一个系统受到外部信号的作用时，长时间保持在一个固定的状态，而无法根据外界信号的变化进行调整的现象。
闩锁效应在工程、物理学、生物学等多个领域中都有应用和研究，其原理和避免方法也因应用场景的不同而有所差异。
原理：闩锁效应的原理主要受到共振现象的影响。
当外界信号的频率与系统的固有频率相近时，系统容易受到外界信号的共振作用，导致系统进入一个稳定的状态。
这个稳定状态称为锁定状态，系统将保持在这个状态中，无法根据外界信号的变化进行调整。
闩锁效应可以简单地通过如下的数学模型来描述：dx/dt = αy + φ(x, y)dy/dt = αx + φ(x, y)其中，x和y分别代表系统的两个参数，α为信号强度，φ(x,y)为非线性耦合项。
通过这个模型可以看出，当α趋于无穷大时，系统将处于一个不变的状态，因此无法对外界信号做出调整。
避免方法：虽然闩锁效应在一些系统中具有实际应用价值，但在一些情况下，我们希望避免系统陷入锁定状态，以保证系统的灵活性和适应性。
以下是几种常见的避免闩锁效应的方法：1.扰动外界信号：通过对外界信号施加一个弱扰动，可以打破系统的锁定状态。
这个扰动信号可以是随机的或者周期性的，通过改变外界信号的特性，可以让系统从锁定状态中恢复。
2.超调现象：通过改变系统的控制参数，可以引入超调现象。
超调现象是指系统在受到外界信号驱动后，超过目标值，然后再回到目标值附近。
通过超调现象，可以改变系统的状态，从而避免锁定状态的发生。
3.灵活控制：通过改变系统的反馈控制机制，可以使系统对外界信号做出更加灵活的调整。
例如，可以通过改变控制的增益或者阻尼系数，使系统对外界信号的变化更加敏感，从而避免锁定状态的发生。
4.引入非线性元件：在系统中引入非线性元件可以改变系统的动力学特性。
非线性元件可以改变系统的频率响应特性，从而降低系统受到共振作用的风险，避免锁定状态的发生。
CMOS集成电路闩锁效应形成机理和对抗措施
CMOS集成电路闩锁效应形成机理和对抗措施CMOS（互补金属氧化物半导体）集成电路是以CMOS技术制造的集成电路的一种。
闩锁效应是指当CMOS集成电路的输入电平处于一些特定范围时，输出电平会被锁定在一些特定状态，不受输入电平的变化影响。
闩锁效应的形成机理主要涉及CMOS技术中的晶体管、电荷积聚效应和电荷泄漏。
在CMOS集成电路中，晶体管是主要的工作元件，分为N型和P型晶体管。
当输入电压达到一定水平时，N型晶体管的栅电压会高于阈值电压，导致导通。
同时，P型晶体管的栅电压会低于阈值电压，导致截止。
然而，当输入电平处于特定范围时，一个P型晶体管的输出电平可能会反向传导至一个N型晶体管的输出端。
这样，输入电平的变化不会在输出端引起电平变化，从而导致闩锁效应的形成。
此外，在CMOS技术中，电荷积聚效应是另一个导致闩锁效应的原因。
由于晶体管的栅电极电容非常小，当输入电平超过一定值时，栅电极的电荷会得到积聚。
随着电荷的积聚，晶体管的截止状态会得到巩固，使其变得更难以改变。
这也会导致闩锁效应的形成。
对于闩锁效应的对抗措施，可以从电路设计上进行优化，以减少或消除闩锁效应。
一种常用的对抗措施是增加输入电阻。
通过增加输入电阻，可以降低输入电平的变化对晶体管输出端电流的影响，从而减少闩锁效应的发生。
另一种对抗措施是使用级联电路设计。
级联电路将多个CMOS晶体管连接起来，使其共同工作。
在这种设计中，晶体管的输出电平受到多个输入电平的影响，而不是单个输入电平。
这可以减小闩锁效应的发生概率。
此外，优化电流和电压的选择也可以减小闩锁效应的影响。
通过调整电流大小和电压水平，可以减少晶体管的栅电极电荷积聚效应，从而降低闩锁效应的发生。
最后，使用更高的供电电压也是一种对抗闩锁效应的方法。
通过增大供电电压，可以提高CMOS集成电路的工作稳定性，从而降低闩锁效应的可能性。
综上所述，CMOS集成电路闩锁效应形成机理与对抗措施主要包括晶体管的工作状态、电荷积聚效应和电路设计的优化等因素。
CMOS电路结构中的闩锁效应及其防止措施研究
Ｒｅ ｅ ｒ ｈ ｏ ｔ ｈ — ｕ ｆｅ ｔｉ ｓ ａ ｃ ｎ Ｌａ ｃ — ｐ Ｅｆ ｃ ｎ ＣＭ Ｏ Ｓ ａ ｄ ｔ ｅ Ｐｒ ｖ ｎ ｉ ｎ ｎ ｈ ｅ ｅ ｔｏ
ＬｏＮＧ Ｅｎ． ＣＨＥＮ ｕ Ｚｈ
（ ｈ ｎ ｄ ｉｅｓ ｙｏ ｆｒ ｔ ｎ Ｔ ｃ ｎ ｌｇ ，Ｃ ｅ ｇ ｕ ６ ０ ２ ， ｈｎ ） Ｃ ｅ ｇ ｕＵｎｖ ｒｉ ｆ ｎｏｍａｉ ｅｈ ｏｏ ｙ ｈ ｎ ｄ １２ ５ Ｃ ｉａ ｔ Ｉ ｏ
龙 恩 ， 祝 陈
（ 成都 信 息工程 学院 ， 成都 四川
摘
６０２ ） １２５
要 ： ＭＯ ｃｌ ｇ 论 下器件特征 尺 寸越 来越 小 ， Ｃ ＳＳ ａ ｎ 理 ｉ 这使得 Ｃ Ｓ电路 结构 中的 闩锁 效应 日 ＭＯ
益突 出。 闩锁是 Ｃ Ｓ电路 结构 所 固有 的寄 生效应 ， 种寄 生的双 极 晶体 管一旦被 外界 条件 触发 ， ＭＯ 这 会在 电源与地之 间形成 大 电流通 路 ， 导致 器件 失 效 。首先 分析 了 Ｃ Ｓ电路 结构 中效 应 的产 生机 ＭＯ 理 及其 触发 方式 ， 得到 了避免 闩锁 效应的条件 。然后 通过 对 这 些条件 进 行分 析 ， 版 图、 艺等方 从 工Leabharlann １ １ 闩锁 效应 简介 ．
闩锁效应就是指 Ｃ Ｏ 器件所固有的寄生双极 Ｍ Ｓ
晶体 管 （ 又称 寄 生 可控 硅 ， 简称 Ｓ Ｒ） 触 发 导 通 ， Ｃ 被
在 电源与地 之 间形成 低 阻抗 大 电流 通路 ， 导致 器 件
今 Ｃ Ｓ成 为 Ｖ Ｓ 键 工 艺 的 同 时 ， 硅 Ｃ Ｏ ＭＯ ＬＩ关 体 Ｍ Ｓ
（ 指在硅 衬底上 制作 的 Ｃ Ｓ 结构 中的 闩锁 效应 成 ＭＯ ）
CMOS电路结构中的闩锁效应及其防止措施研究
Ａｂ ｔ ａ ｔ Ｄｅ ｌｅｃ ａ１ｅ ｌｎ ｔ ｅ Ｏ ｅｍｏｒ ｎ Ｏ ｅｓ Ｏ ｔ ｎ ｅ ０Ｓ Ｓ ａ ｎ ｓ ｒ ｃ ： Ｖｃ ｈ Ｊｎ ｌｅ ｇｈ ｂ ｃ ｍ ｅａ ｄｍ ｒ ｈ ｒ ｄ ｒ ｕ ＣＭ ｃ ｈ ｇ，ｓ ｃ ｈ ｔａｃ — ｐｅ ｃ ｕ ｈｔ ａ ｔｈ ｕ 仃ｅ ｔ １ ｍ
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CMOS集成电路闩锁效应形成机理和对抗措施
CMOS集成电路闩锁效应形成机理和对抗措施CMOS集成电路闩锁效应（Latch-up）是在一些特定条件下，CMOS集成电路中出现的一种运行异常现象。
它会导致电路无法正常工作，甚至损坏芯片。
对于CMOS集成电路设计和制造而言，了解闩锁效应的形成机理以及对抗措施是非常重要的。
闩锁效应的形成机理主要涉及PNPN结构的象限配置，以及局部正反馈的产生。
CMOS集成电路中的PNPN结构由n型管和p型管组成，分别对应一个npn三极管和一个pnp三极管。
当其中一种条件下，比如供电电压的波动或外部干扰信号，使得pn结上的电流增大，就会激发起正反馈作用，导致三极管一直打开或闭合，形成闩锁效应。
为了对抗闩锁效应，有以下几种常见的对策：1. 提高结深度和扩散方案：通过增加pn结的深度，增加p区和n区之间的区域，减小PNPN结构的面积和容易触发的几率。
此外，改善扩散工艺，使得掺杂浓度更加均匀，有助于减小闩锁效应的发生。
2.加强电源线对地的维护：电源线是造成闩锁效应的一个重要因素。
在设计中，可以合理布局电源线，并采用多个电源接线点，增加供电的稳定性。
此外，还可以增加电容和电感器等器件，来稳定电源线上的电压。
3.降低闩锁敏感结的肖特基二极管串联电阻：闩锁效应主要定位于肖特基二极管的连接区域。
通过加大二极管连接区域的面积，可以使得串接电阻增大，从而降低闩锁效应的发生。
4.引入集成电阻：在PNPN结周围引入集成电阻，可以通过分散电流和电压，避免PNPN结同时触发。
5.添加防护电路：在CMOS集成电路中，可以添加专门的防护电路来对抗闩锁效应。
例如，引入大功率电阻，用于消除过电压激发；引入自动重置电路，用于自动恢复正常工作。
总结来说，闩锁效应是CMOS集成电路中一种可能出现的异常现象，会导致电路无法正常工作。
为了抵御闩锁效应，可以通过加强结深度和扩散方案、提高电源线对地的维护、降低闩锁敏感结的肖特基二极管串联电阻、引入集成电阻和添加防护电路等措施来降低其发生的概率。
CMOS集成电路闩锁效应形成机理和对抗措施
CMOS集成电路闩锁效应形成机理和对抗措施————————————————————————————————作者：————————————————————————————————日期：2目录摘要： (1)0 前言 (1)1 闩锁效应产生背景 (2)2 CMOS反相器 (2)2.1 反相器电路原理 (2)2.2反相器工艺结构 (3)3 闩锁效应基本原理 (4)3.1 闩锁效应简介 (4)3.2 闩锁效应机理研究 (4)3.3 闩锁效应触发方式 (6)4 闩锁措施研究 (6)4.1 版图级抗栓所措施 (6)4.2 工艺级抗闩锁措施 (7)4.3 电路应用级抗闩锁措施 (9)5 结论 (9)参考文献: (10)III / 13个人收集整理，勿做商业用途CMOS集成电路闩锁效应形成机理和对抗措施摘要：CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。
闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。
闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。
本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。
关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅Study on the mechanism of Latch-up effect in CMOSIC and its countermeasuresWangxinAbstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied．Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC.Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor.0 前言CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出[]1，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦[]3,2.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为1个人收集整理，勿做商业用途CMOS电路最吸引人的特色．此外，CMOS结构还有较佳的噪声抑制能力、很高的输人阻抗等特性．相对于传统的双极型、NMOS、PMOS结构的集成电路而言，其优越性是毫无疑问的，随着集成电路复杂度的增加，制造工艺技术由NMOS工艺转到了CMOS工艺对先进集成电路而言，CM0S技术是最主要的技术．实际上，在ULSI(甚大规模集成电路)电路中，唯有CMOS能胜任。
闩锁效应的概念
闩锁效应的概念
闩锁效应（Latch-up）是CMOS集成电路中的一种寄生效应，它可能导致电路失效甚至烧毁芯片。
闩锁效应的基本原理是在CMOS电路中，由于NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构，当其中一个三极管正偏时，就会构成正反馈，形成闩锁。
这种反馈会导致电流在两个管子构成的回路中不停地被放大，从而引起芯片的闩锁效应。
为了有效抑制闩锁效应，可以采取以下几种方法：
1. 降低电源电压：减少电源电压可以降低触发闩锁效应的可能性。
2. 增加衬底和源极的接触面积：这有助于降低电阻，从而减少闩锁效应的风险。
3. 使用外延层：在硅片上生长一层低掺杂的外延层，可以有效隔离衬底和N阱，防止闩锁效应的发生。
4. 优化版图设计：合理布局NMOS和PMOS晶体管，以减少它们之间的相互作用。
5. 使用保护环：在晶体管周围设置保护环，可以吸收多余的电荷，防止闩锁效应的发生。
了解闩锁效应的原理和抑制方法对于集成电路的设计和制造至关重要，以确保电路的稳定性和可靠性。
CMOS闩锁效应及其预防
CMOS闩锁效应及其预防⏹在CMOS 电路中PMOS 和NMOS 经常作互补晶体管使用，它们相距很近，可以形成寄生可控硅结构，一旦满足触发条件，将使电路进入低压大电流的状态，这就是闩锁效应。
造成电路功能的混乱，使电路损坏。
产生闩锁效应的条件⏹ 1．环路电流增益大于1，即βnpn*βpnp >= 1 ；⏹ 2．两个BJT发射结均处于正偏；⏹ 3．电源提供的最大电流大于PNPN器件导通所需维持电流I H。
N阱CMOS工艺中的典型PNPN可控硅结构及其等效电路潜在的发射极(结)：⏹绿色标出区域是潜在的发射极(结)，当这些MOSFET作为I/O器件时，由于信号的大于VDD的overshoot，可能使PMOS的源/衬结、漏/衬结和沟道中感应的纵向PN结(这些都是纵向寄生PNP BJT的发射结)正偏而发射空穴到N阱中，接着在N阱和衬底的PN 结内建电场的驱动下，漂移进入P衬底，最终可能被横向寄生NPN BJT吸收而形成强耦合进入latch状态；同理，由于信号的小于GND的undershoot，可能使NMOS 的源/衬结、漏/衬结和沟道中感应的纵向PN结(这些都是横向寄生NPN BJT 的发射结)正偏而发射电子到P衬底中，接着在N阱和衬底的PN结内建电场的驱动下，漂移进入N阱，最终可能被纵向寄生PNP BJT吸收而形成强耦合进入latch状态。
另外还有两种情形可能向衬底或N阱注入少数载流子，一，热载流子效应；二，ESD 保护，前者可采用加大沟道长度的方法解决，后者可采用在版图中追加少数载流子保护环的方法来解决。
预防措施-一、工艺技术预防措施为了有效地降低βnpn和βpnp，提高抗自锁的能力，要注意扩散浓度的控制。
对于横向寄生PNP管，保护环是其基区的一部分，施以重掺杂可降低其βpnp ；对于纵向寄生NPN管，工艺上降低其βnpn有效的办法是采用深阱扩散，来增加基区宽度。
此外，为了降低Rw，可采用倒转阱结构，即阱的纵向杂质分布与一般扩散法相反，高浓度区在阱底；为了降低Rs，可采用N+_si上外延N-作为衬底，实验证明用此衬底制作的CMOS电路具有很高的抗自锁能力。
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西安理工大学研究生课程论文/研究报告课程名称：器件可靠性与失效分析课程代号：050114任课教师：王彩琳题目：CMOS电路结构中的闩锁效应及其防止措施完成日期：2012 年 3月15日学科：电子科学与技术学号：1108090479姓名：孟照伟成绩：2012 年CMOS电路结构中的闩锁效应及其防止措施由于NMOS集成电路和双极型集成电路的功耗电流大，封装密度受到了很大限制，因此CMOS集成电路得到了迅速的发展。
CMOS集成电路具有功耗低、噪声容限大的优点，在给定的封装内可容纳更多的电路，目前CMOS集成电路已经成为数字电路、模拟电路以及同一芯片上构成数字、模拟组合电路的首选技术。
在当今CMOS成为VLSI关键工艺的同时，CMOS结构中的闩锁效应，则成为至关重要的问题。
随着器件尺寸的不断缩小，这个问题更加突出[1]。
闩锁效应[2](Latch—up)又称闭锁、自锁、闸流效应，这种效应是CMOS电路中固有的。
是指由于电路的输入端或输出端输入外来的噪声电压，而导致CMOS 电路结构中存在着固有的寄生双极型NPN和PNP晶体管形成晶闸管导通，所引起的从电源到地之间流过大电流的现象。
这种骤然增大的电流会将电路烧毁。
随着CMOS工艺尺寸的按比例缩小和电路延迟时间的缩短，各种引起激活的因素将会逐渐增强。
如何从加工工艺和版图设计上采取措施防止和避免闩锁效应成为至关重要的问题。
因此研究CMOS电路结构中的闩锁效应及其防止措施对于CMOS集成电路的可靠性有着十分重要的作用。
1 闩锁效应形成机理以P阱CMOS反相器为例，分析闩锁效应的产生机理[3-4]，图1是CMOS反相器的剖面图。
从图1中我们可以看出，在形成CMOS反相器结构的同时，也不可避免地产生了由寄生双极晶体管构成的PNPN器件，即可控硅(SCR)，该可控硅器件由两个横向的PNP双极型晶体管和两个纵向的NPN双极型晶体管组成，即P 沟道MOSFET的源(漏)极、N型衬底以及P阱分别为横向PNP双极晶体管LT1(LT2)的发射极、基极和集电极；N沟道MOSFET的漏(源)极、P阱及N型衬底分别为纵向NPN双极晶体管VT1(VT2)的发射极、基极及集电极，这种寄生的纵向NPN晶体管和横向的PNP晶体管通过P阱和共同的衬底耦合。
图l 带有寄生晶体管的P阱CMOS反相器的截面图因此我们可以得到寄生可控硅结构的等效电路图，如图2所示:图2可控硅结构等效电路图从图2中可以看出，双极晶体管VT2、LT2可以不予考虑，因此可以将该电路进行简化，得到简化的可控硅结构等效电路图，如图3。
由寄生部分的等效电路图分析闩锁效应发生的条件。
由图3可见寄生电路在LT1和VT1之间形成了一个正反馈回路，在正常情况下，由于V dd与V SS之间有一个反偏的阱与衬底PN结隔离，只有很小的二极管漏电流在其间流过，不会对反相器正常工作产生影响。
但当CMOS集成电路接通电源后，如果在A点有电流注入，会使节点电压V A上升，即NPN管VT1的V BE增大，当V BE增大到一定程度时(>0.7V)，纵向NPN晶体管VTl 会导通而进入放大区，导致|IC1|增大，故使得V B下降，V B下降则LTl的V BE也增大，导致|IC1|增大，最终导致V A进一步上升，一旦LTl和VT1之间形成的正反馈回路增益大于或等于1，上述过程将持续下去，直至两个晶体管完全导通，在V dd与V SS之间产生很大的电流。
此时，即使A点的注入电流消失，V dd与V SS之间的电流仍然存在，这就是闩锁效应的形成过程。
图3简化的可控硅结构等效电路2 产生闩锁的必要条件CMOS电路中的寄生双极型晶体管部分出现闩锁 ,必须满足以下几个条件[5]:(1)电路要能进行开关转换,其相关的PNPN结构的回路增益必须大于1。
(2)触发条件使之一个晶体管处于正向偏置，并产生足够大的集电极电流使另一寄生晶体管也处于正向偏置而导通。
(3)偏置电源及其有关的电路必须能够提供至少等于PNPN结构脱离阻塞态所需的开关转换电流和必须能提供至少等于使其达到闩锁态的保持电流。
3 闩锁效应的防止技术从以上分析可知，只要破坏了产生闩锁的三个条件，就能有效地避免电路发生闩锁减少串联电阻R S及R W，降低寄生三极管的电流增益可有效地提高抗闩锁能力。
必须从版图设计、工艺等方面采取各种措施以消除闩锁的发生。
3.1 版图上防止闩锁效应3.1.1 加粗电源线和地线，合理布局电源接触孔，减小横向电流密度和串联电阻[6]。
采用接衬底的环形V DD电源线，并尽可能将衬底背面接V DD增加电源V DD和V SS 接触孔，并加大接触面积对每一个接V DD的孔都要在相邻的阱中配以对应的V SS接触孔，以便增加并行的电流通路尽量使V DD和V SS的接触孔的长边相互平行。
接V DD 的孔尽可能安排得离阱远些接V SS的孔尽可能安排在P阱的所有边上。
3.1.2 增大基区宽度晶体管的电流增益的表达式为[7]:上两式中，W b曲基区宽度，L为扩散长度，D为扩散系数，r为载流子寿命增大基区宽度，可以有效地降低电流增益。
尽可能使P阱和PMOS管的P+区离得远一些。
例如，输出级的NMOS、PMOS放在压焊块两侧，可大大减小PNP的电流增益。
3.1.3 采用保护环由产生闩锁效应的基本条件可知，减小电阻R S和R W，降低寄生三极管的电流放大倍数，可有效提高抗闩锁的能力。
因此，可以通过在版图设计中引用保护环技术[8]来实现减小衬底电阻R S阱区电阻R W的目的,图4为增加了保护环的反相器剖面图。
图4带保护环的CMOS结构从图中看出所谓保护环即是在N衬底区P沟道器件的周围加上接电源V dd的N+环；在P阱区N沟道器件的周围加上接V SS的P+环。
3.1.4 采用伪收集极伪收集极[9]收集由横向PNP发射极注入的空穴，阻止纵向NPN的基极注入，切断了再生反馈作用形成闩锁的通路，相当于有效地减小了NPN管的电流增益。
3.2 工艺上上防止闩锁效应抑制发生闩锁的工艺可以分为两类，一类是通过减少载流子向基区的注入，或者减少其向基区的注入。
另一类是利用工艺和版图设计相结合使寄生双极晶体管去耦，使得任意时候最多只有一个晶体管导通。
减少载流子向基区的注入可以通过以下几种方案实现：(1)通过向硅中掺入金，中子辐照或者内部吸收杂质的方式缩短基区载流子的寿命；(2)在基区内建立减速场来阻碍少数载流子向基区的注入；(3)使用肖特基势垒做源漏极。
目前，寄生双极晶体管去耦的工艺方案有以下几种：3.2.1 外延衬底技术外延衬底技术[10]：主要是通过减小衬底电阻R S达到抑制闩锁的目的。
普通N 型衬底工艺是将整个电路做在一个低掺杂的N-型衬底上，使得衬底电阻R S较大，外延衬底则是采用双层衬底，即在低掺杂的N-型衬底下方还有一层较高掺杂的N+衬底，以此大大减小了衬底电阻R S，增加了闩锁的预防水平。
3.2.2 倒退阱类似于高注入的衬底，倒退阱可以降低阱的电阻R W，防止纵向的寄生三极管开启。
制作倒退阱有多种方法，如埋层的外延层，高能离子注入及反型杂质的注入等。
3.2.3 沟槽隔离所谓沟槽隔离就是在PN有源区之间形成一个绝缘的槽体，绝缘物质通常为二氧化硅，以此来降低横向三极管的增益，削弱NMOS晶体管和PMOS晶体管之间可能形成的寄生连接，从而起到预防闩锁的作用。
槽的深度越深，对闩锁的防治效果就越好。
3.2.4 SOI技术SOI工艺技术是指在表层与衬底之间加入一层绝缘层，由于有了更高的阻抗，使电子迁移不会传到下层，使电子束或电子本身的迁移速度加快，从而提高了整个芯片的性能，使芯片速度更快、耗电更少、电路密度更高。
由于绝缘层的存在，阻断了PNPN放电路径的形成，从根本上避免了闩锁的形成。
3.3电路应用级抗闩锁措施要特别注意电源跳动，防止电感元件的反向感应电动势或电网噪声窜入CMOS电路，引起CMOS电路瞬时击穿而触发闩锁效应。
因此在电源线较长的地方要注意电源退耦，此外还要注意对电火花箝位。
防止寄生晶体管的EB结正偏．输入信号不得超过电源电压，如果超过这个范围，应加限流电阻。
因为输入信号一旦超过电源电压,就可能使EB结正偏而使电路发生闩锁。
输出端不宜接大电容，一般应小于0.01μF。
电流限制[11]。
CMOS的功耗很低，所以在设计CMOS系统的电源时，系统实际需要多少电流就供给它多少电流，电源的输出电流能力不要太大。
从寄生可控硅的击穿特性中可以看出，如果电源电流小于可控硅的维持电流，那么即使寄生可控硅有触发的机会，也不能维持闩锁。
可通过加限流电阻来达到抑制闩锁的目的。
4 结论综上所述，CMOS电路具有其它电路无法比拟的低功耗的优点，是在VLSI领域最有前途的电路结构。
但传统CMOS电路的工艺技术会产生与生俱来的闩锁效应(当然必须满足闩锁形成的三个条件)，从而限制了它的应用。
一般可以从版图设计、工艺过程及电路应用等方面采取各种技术措施，尽可能地避免、降低或消除闩锁的形成，从而来提高CMOS电路的可靠性。
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