CMOS闩锁效应
CMOS电路中的闩锁效应
闩锁效应的简介基于CMOS技术的集成电路，是目前大规模(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，相对于传统的双极型、NMOS和PMOS集成电路而言，其主要的优点是低功耗、较佳的噪声抑制能力、很高的输入阻抗等。
虽然CMOS电路具有以上众多优点，然而隐含于体硅CMOS(指在硅衬底上制作的CMOS)结构中的闩锁效应不但是CMOS电路的主要失效机理，也是阻碍CMOS 电路集成度提高的主要因素之一。
闩锁效应就是指CMOS器件所固有的寄生双极晶体管（又称寄生可控硅，简称SCR）被触发导通，在电源和地之间形成低阻抗大电流的通路，导致器件无法正常工作，甚至烧毁器件的现象。
这种寄生双极晶体管存在CMOS器件内的各个部分，包括输入端、输出端、内部反相器等。
当外来干扰噪声使某个寄生晶体管被触发导通时，就可能诱发闩锁，这种外来干扰噪声常常是随机的，如电源的浪涌脉冲、静电放电、辐射等。
闩锁效应往往发生在芯片中某一局部区域，有两种情况：一种是闩锁只发生在外围与输入、输出有关的地方，另一种是闩锁可能发生在芯片的任何地方，在使用中前一种情况遇到较多。
CMOS电路闩锁效应的形成机理寄生双极晶体管介绍带有寄生双极型晶体管的N阱CMOS结构剖面图如图1所示。
由图1可以看出，CMOS反相器结构带有纵向的PNP和横向的NPN双极型晶体管。
N阱和P衬底分别起两个作用，N阱既是纵向PNP管的基区，又是横向NPN管的集电区；同样，P衬底既是横向NPN管的基区，又是纵向PNP管的集电区。
在集电极——基极结和集电极接触之间，每个集电区都会产生电压降，它可以用一个集电极电阻来模拟。
在图1中，R S1表示从衬底接触到横向NPN管的本征基区的电阻，R S2表示T1的本征基区到T2集电区的电阻，R W1表示T2的本征基区到T1集电区的电阻，R W2表示从N阱接触到纵向PNP管T2的本征基区的电阻。
图1 N阱CMOS反相器剖面图闩锁效应的触发提取图l中寄生双极晶体管以及寄生电阻，得到如图2所示的四层正反馈PNPN结构。
闩锁效应定义
什么是闩锁效应？单片机开发2009-11-29 00:03:09 阅读220 评论0 字号：大中小闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。
闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。
避免闩锁的方法就是要减小衬底和N 阱的寄生电阻，使寄生的三极管不会处于正偏状态。
静电是一种看不见的破坏力，会对电子元器件产生影响。
ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。
如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。
很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。
这就是所谓的“闩锁效应”。
在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。
MOS工艺含有许多内在的双极型晶体管。
在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。
这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。
例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。
当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。
这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。
可以通过提供大量的阱和衬底接触来避免闩锁效应。
闩锁效应在早期的CMOS工艺中很重要。
不过，现在已经不再是个问题了。
在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。
Latch up 的定义? Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路? Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流? 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大? Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一Latch up 的原理分析Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell 是nwell的寄生电阻；Rsub是substrate电阻。
CMOS集成电路闩锁效应抑制技术综述
由寄生双极 晶体管构成 的 Ｐ Ｐ Ｎ Ｎ器件 ， 即可控硅 （Ｃ ） ＳＲ 。该可
控硅 器件 由两个 横 向的 Ｐ Ｐ双极 型 晶体管 和两 个纵 向的 Ｎ ＮＮ双 极型晶体管 组成， Ｐ沟道 Ｍ Ｓ Ｅ Ｐ 即 ＯＦ Ｔ的源 （ 极 、 漏） Ｎ型
集成 电路是 目前大规模 （Ｓ ） Ｌ Ｉ 和超大规模 （Ｌ Ｉ 集成 电路 中 Ｖ Ｓ）
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董丽凤 李艳丽 王 吉源
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CMOS集成电路闩锁效应形成机理和对抗措施
CMOS集成电路闩锁效应形成机理和对抗措施CMOS集成电路闩锁效应（Latch-up）是在一些特定条件下，CMOS集成电路中出现的一种运行异常现象。
它会导致电路无法正常工作，甚至损坏芯片。
对于CMOS集成电路设计和制造而言，了解闩锁效应的形成机理以及对抗措施是非常重要的。
闩锁效应的形成机理主要涉及PNPN结构的象限配置，以及局部正反馈的产生。
CMOS集成电路中的PNPN结构由n型管和p型管组成，分别对应一个npn三极管和一个pnp三极管。
当其中一种条件下，比如供电电压的波动或外部干扰信号，使得pn结上的电流增大，就会激发起正反馈作用，导致三极管一直打开或闭合，形成闩锁效应。
为了对抗闩锁效应，有以下几种常见的对策：1. 提高结深度和扩散方案：通过增加pn结的深度，增加p区和n区之间的区域，减小PNPN结构的面积和容易触发的几率。
此外，改善扩散工艺，使得掺杂浓度更加均匀，有助于减小闩锁效应的发生。
2.加强电源线对地的维护：电源线是造成闩锁效应的一个重要因素。
在设计中，可以合理布局电源线，并采用多个电源接线点，增加供电的稳定性。
此外，还可以增加电容和电感器等器件，来稳定电源线上的电压。
3.降低闩锁敏感结的肖特基二极管串联电阻：闩锁效应主要定位于肖特基二极管的连接区域。
通过加大二极管连接区域的面积，可以使得串接电阻增大，从而降低闩锁效应的发生。
4.引入集成电阻：在PNPN结周围引入集成电阻，可以通过分散电流和电压，避免PNPN结同时触发。
5.添加防护电路：在CMOS集成电路中，可以添加专门的防护电路来对抗闩锁效应。
例如，引入大功率电阻，用于消除过电压激发；引入自动重置电路，用于自动恢复正常工作。
总结来说，闩锁效应是CMOS集成电路中一种可能出现的异常现象，会导致电路无法正常工作。
为了抵御闩锁效应，可以通过加强结深度和扩散方案、提高电源线对地的维护、降低闩锁敏感结的肖特基二极管串联电阻、引入集成电阻和添加防护电路等措施来降低其发生的概率。
latch_up分析
闩锁效应（latch up）闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了.为什么它这么重要因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。
第一部分latch up的原理我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）,下面我分别解释。
我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。
所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）理解了npn，那么pnp就好办，如图2。
图2清楚的表示了latch up的回路。
左边是npn，右边是pnp图3是电路示意图。
大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。
那么电流怎么走呢比如在P＋加5V-->电洞被从P＋推到N well-->越过n well再到p sub-->这个时候，大家注意，电洞有两条路可走，一是跑到NMOS的N＋，二是跑到旁边的Nwell，nwell比n＋深，当然更好去，所以电洞又回去了。
闩锁效应及版图设计注意事项
闩锁效应的产生原理
NPN管
PNP管
PNPN结构
闩锁效应原理分析
In
Out
N+ P+ Rwell
P+ Q1N+ N+ Nhomakorabea+
Nwell
Q2
P- epi
P+sub
Rsub
闩锁效应的产生原理
OUT Q1
Rwell 衬底
P阱 Rsub Q2
输入信号不得超过电源电压，防止寄生三极管的发射结正偏，如果超过电源电压，应该加上限流电阻；
产生闩锁效的条件 由于受噪声或外界信号影响使得两个寄生三极管的发射结处于正偏；
存在正反馈条件，即两个寄生三极管的电流放大倍数βNPNβPNP>1；
电源所提供的最大电流大于寄生PNPN结构（可控硅）导通所需要的维持电 流。
工艺设计级抗闩锁措施
闩锁效应的避免措施
外延衬底：将器件制作在重掺杂衬底上的 低掺杂外延层中，降低Rsub.
X 端闩如CM加锁果O限 效 满S流应足管电及处阻版于>来图闩实设锁现计状R，。注态即su意。可b事形项成正Q反2馈回路，一旦正反馈回路形成0，.7此V时即使R外s界u触b发信Q 号消2失，两只触体寄发管生信仍晶体号能管消保仍失持能，导保两通持导只，通寄C，M生O晶S
闩如锁果效 满应足及版>图设计，注正即意常可事形工项成作正状反态馈回路，一旦正反馈回路形成，此时即使闩外界锁触效发应信的号产消生失，两只管寄处生于晶闩体管锁仍状能态保。持导通，
绝缘体硅外延结构（SOI）：在表层和衬底之间 加入一层绝缘层，消除寄生PNPN结构，从根本 上避免了闩锁效应。
电路应用级抗闩锁措施
闩锁效应的避免措施
CMOS闩锁效应
1 闩锁效应闩锁效应是指CMOS 器件所固有的寄生双极晶体管被触发导通，在电源和地之间存在一个低阻通路，大电流，导致电路无法正常工作，甚至烧毁电路2 闩锁效应机理2.1 器件级别上图1 CMOS 结构图如图1所示，CMOS 发生闩锁效应时，其中的NMOS 的有源区、P 衬底、N 阱、PMOS 的有源区构成一个n-p-n-p 的结构，即寄生晶体管，本质是寄生的两个双极晶体管的连接。
P 衬是NPN 的基极，也是PNP 的集电极，也就是NPN 的基极和PNP 的集电极是连着的；N 阱既是PNP 的基极，也是NPN 的集电极。
再因为P 衬底和N 阱带有一定的电阻，分别用R1和R2来表示。
当N 阱或者衬底上的电流足够大，使得R1或R2上的压降为0.7V ，就会是Q1或者Q2开启。
例如Q1开启，它会提供足够大的电流给R2，使得R2上的压降也达到0.7V ，这样R2也会开启，同时，又反馈电流提供给Q1，形成恶性循环，最后导致大部分的电流从VDD 直接通过寄生晶体管到GND ，而不是通过MOSFET 的沟道，这样栅压就不能控制电流1。
2.2 集总元件上图1中的寄生晶体管连接关系可以用集总元件来表示，如图2所示，其结构实际上是一个双端PNPN 结结构，如果再加上控制栅极 ，就组成门极触发的闸流管。
该结构具有如图3所示的负阻特性，该现象就称为闩锁效应（闩锁本是闸流管的专有名词）。
即双端PNPN 结在正向偏置条件下，器件开始处于正向阻断状态，当电压达到转折电压BF V 时，器件会经过负阻区由阻断状态进入导通状态．这种状态的转换，可以由电压触发(g I =0)，也可以由门极电流触发(g I ≠O)。
门极触发大大降低了正向转折电压。
个条件。
在浓度上，由前面的论述可知，R 越小，越不容易发生闩锁效应，所以重掺杂可有效的减小闩锁效应的发生。
3.2 器件的结构SOI 结构有效的阻止了电子和空穴从源到地之间的通路，能从根本上消除闩锁的发生。
《CMOS集成电路闩锁效应》第一章 引言
《CMOS集成电路闩锁效应》第一章：引言内容简述：主要介绍集成电路工艺制程技术的发展过程，集成电路工艺制造技术从最初的BJT 工艺制造技术发展到CMOS工艺制造技术，同时器件也从最初的BJT发展的MOSFET。
由于体CMOS集成电路中所固有的寄生NPN和寄生PNP会组成的电路，它在一定的条件下被触发而形成低阻通路，从而产生大电流，并且由于正反馈电路的存在而形成闩锁，导致CMOS集成电路无法正常工作，甚至烧毁芯片，通常把该现象称为闩锁效应。
闩锁效应存在于体CMOS集成电路中，它一直是CMOS集成电路可靠性的一个潜在的严重问题，随着CMOS工艺技术的不断发展，工艺技术日趋先进，器件的特征尺寸越来越小，并且器件间的间距也越来越小，集成电路的器件密度越来越大，集成电路的闩锁效应变得越来越严重，特别是在IO电路中。
本章侧重介绍闩锁效应出现的背景和概况。
第一章：引言--------------------------------------------------------------------------------------------1.1 闩锁效应概述--------------------------------------------------------------------------------------1.1.1闩锁效应出现的背景----------------------------------------------------------------------1.1.2闩锁效应简述--------------------------------------------------------------------------------1.2 闩锁效应概况--------------------------------------------------------------------------------------1.3 小结----------------------------------------------------------------------------------------------------1.1闩锁效应概述1.1.1 闩锁效应出现的背景[1]最早出现的集成电路工艺技术是双极型工艺技术，它也是最早应用于实际生产的集成电路工艺技术。
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提纲1、闩锁效应闩锁效应是指CMOS 器件所固有的寄生双极晶体管被触发导通，在电源和地之间存在一个低阻通路，大电流，导致电路无法正常工作，甚至烧毁电路2、闩锁效应机理2.1 器件级别上图 1 CMOS 结构图如图1所示，CMOS发生闩锁效应时，其中的NMOS的有源区、P衬底、N 阱、PMOS的有源区构成一个n-p-n-p的结构，即寄生晶体管，本质是寄生的两个双极晶体管的连接。
P 衬是NPN 的基极，也是PNP 的集电极，也就是NPN 的基极和PNP的集电极是连着的；N阱既是PNP的基极，也是NPN的集电极。
再因为P衬底和N阱带有一定的电阻，分别用R1和R2来表示。
当N阱或者衬底上的电流足够大，使得R1或R2上的压降为0.7V，就会是Q1或者Q2开启。
例如Q1开启，它会提供足够大的电流给R2,使得R2上的压降也达到0.7V，这样R2也会开启，同时，又反馈电流提供给Q1,形成恶性循环，最后导致大部分的电流从VDD直接通过寄生晶体管到GND，而不是通过MOSFET 的沟道，这样栅压就不能控制电流1。
2.2 集总元件上图1 中的寄生晶体管连接关系可以用集总元件来表示，如图2 所示，其结构实际上是一个双端PNPN 结结构，如果再加上控制栅极，就组成门极触发的闸流管。
该结构具有如图3 所示的负阻特性，该现象就称为闩锁效应（闩锁本是闸流管的专有名词）。
即双端PNPN吉在正向偏置条件下，器件开始处于正向阻断状态，当电压达到转折电压V BF时，器件会经过负阻区由阻断状态进入导通状态. 这种状态的转换，可以由电压触发（l g=O），也可以由门极电流触发（l g工0）。
门极触发大大降低了正向转折电压。
从上图可以推导出如下的关系其中，和5 分别是PNP和NPN共基极增益,对上式进行调整，得到如下关系：co是集电极饱和电流其中在低阻抗时，l co/l t可以忽略，另，在一般情况下, a丄十口|| = i十0丄&丄+；af||或者內0产1 + 0血（內+ 1）+ < |5|W1+ 1）I t 0,可以发现(3 a)(3b)其中图2 PNPN双端器件ft代表R w和R s在阻止闩锁上起的作用，=1表示所有的发射极电流都绕过电阻，也就是没有闩锁效应发生。
在有载流子产生的情况下，在（2）式右边添加上1 GENERATION / 1 t 。
两个寄生晶体管工作时，形成正反馈电路，加深可控硅导通，造成的结果在器件级的描述一样，一股大的电流将由电源流向接地端，导致一般正常电路工作中断，甚至会由于高电流散热的问题而烧毁芯片3、闩锁效应与器件参数的关系3.1尺寸和浓度根据先前论文3得知，器件尺寸越小，越容易发生闩锁效应，因为尺寸越小, 基区宽度越小，电流放大系数越高，根据一般的闩锁效应发生的条件n p 1，越容易满足这个条件。
在浓度上，由前面的论述可知，R越小，越不容易发生闩锁效应，所以重掺杂可有效的减小闩锁效应的发生。
3.3器件的结构SOI结构有效的阻止了电子和空穴从源到地之间的通路，能从根本上消除闩锁的发生。
Retrograded Well，倒阱，用高能离子注入将杂质打入阱底部，使得阱底浓度最高，阱表面浓度最低，高浓深阱可以有效的增加复合，减少到达底部的电子浓度。
4、闩锁效应触发条件4.1产生条件①电路要能进行开关转换，其相关的PNP结构的回路增益必须大于1。
②必须存在一种偏置条件，使两只双极型晶体管导通的时间足够长。
以使通过阻塞结的电流能达到定义的开关转换电流的水平。
一般来说，双极管的导通都是由流过一个或两个发射极/基极旁路电阻的外部激发电流所引起的。
③偏置电源和有关的电路，必须能够提供至少等于PNP结构脱离阻塞态所需的开关转换电流和必须能提供至少等于使其达到闩锁态的保持电流。
4.2 触发方式①输入或输出节点的上冲或下冲的触发，使第一个双极型晶体管导通，然后再使第二个双极型晶体管导通。
当流入寄生PNP结构的总电流达到开关转换电流时，闩锁就发生。
②当流过阱一衬底结的雪崩电流、光电流及位移电流，同时通过两个旁路电阻R W、R s时，旁路电阻较大的晶体管先导通。
然而要使闩锁发生，第二个双极型晶体管必须导通。
同时通过PNP结构的总电流必须达到开关转换电流。
③穿通、场穿通或漏结雪崩的电流，给PNP结构的电流达到取消被激发晶体管旁路电阻形成的三极管结构计算的开关转换电流时，至少会发生瞬时闩锁，若总电流也能达到四极管结构开关转换电流，即闩锁将维持下去4。
5.HPM 定义脉冲功率从100MW到10GW,或平均功率为1MW以上；频谱范围从300MHz 到30GHz典型的HPM 的电磁脉冲如下图所示。
包络线里面的小脉冲的持续时间小于1 个纳秒，包络线的持续时间从10ns到100s之间5。
UWB也包含在HPM中，论文［1］中使用的EMI 功率很小，只有3.55w。
6.HPM 激发闩锁效应的机理在论文［1］中，作者认为HPM使得CMOS结构中产生过剩载流子，属于4.2 给出的触发条件3,即过剩载流子流入N阱或者P衬底，从而触发其中一个晶体管的开启。
这个过剩载流子怎么产生作者没有明说，我个人认为是HPM作用下，结处产生雪崩击穿，产生大量的电子空穴对。
［1］中HPM的其中一个参数是1.23Ghz,最高给出25.5dBm,按照公式dBm=10log［功率mw］来计算，功率很小，结合论文［6］6，当从栅极注入1GHz, 30dBm时，I-V特性曲线显示沟道形成强反型层，没有饱和区，直接进入击穿区，可以说明latchup的形成是雪崩击穿而不是二次击穿（即热击穿，会激发本征载流子），否则I-V特性曲线会呈现电阻的特性。
从另外一篇论文，老师你的，器件编号损伤/失效功率损伤/失效现象1#100W失去功能，呈电阻特性5#10W特性退化6#70W失去功能，呈电阻特性8#10W失去功能，呈二极管特性9#44W失去功能，呈电阻特性功率为达到40w时，器件只呈现电阻特性，说明MOS管以烧毁，推广到CMOS 管，在这个功率下器件也会烧毁。
从同一篇论文中对双极器件的实验得出结论可知，双极的损伤功率远远大于MOS器件，现在的问题是，注入CMOS管的功率大于40w,寄生晶体管还存在吗，还能引起闩锁效应吗，闩锁效应还是不是器件烧毁的主要因素。
7.闩锁效应和HPM参数的关系HPM的参数有频率，功率，持续时间，重复频率，脉冲宽度等。
7.1频率在论文［6］中，讨论了HPM频率的关系。
实验中出现一个有趣的现象，1Ghz，30dBm时，I-V特性曲线变形，但是频率到5Ghz，30dBm时，特性曲线又基本恢复正常，作者给的解释是高功率效应被高频率给压制了，但没给出具体的原因。
在论文［1］中，激发闩锁效应所需的功率也是随着频率的增大而增大，因为频率越大，电容旁路效应也明显。
至于功率，很明显，功率越大越容易引发闩锁效应，和前面6小节的问题一样，功率达到什么程度引发的器件烧毁却不是latchup引起的烧毁，需要进一步仿真研究。
7.2脉宽在论文［7］7中，给出的不同脉宽和latchup触发电流的关系，可以看出，脉宽越大, 触发电流越小8.闩锁效应实验现象论文［1］中的实验现象是：开始时EMI 功率很小，反相器的输出会出现比特翻转错误，但是关闭EMI ，又可恢复正常，随着反EMI 功率的不断增大，比特翻转错误达到的下限电压不断增大，最后是不可恢复，除非复位VDD 。
论文没有给出I-V 特性曲线。
论文［2］中的给出出现闩锁时的I-V 特性曲线：出现了负阻论文［7］给出的一个变量，TLU trigger curre nt,以这个变量来作为器件的latchup 的灵敏度。
和脉宽的关系和上升时间的关系器件内部的电子分布9•闩锁效应的仿真9.1器件级别在论文［7］中，作者在DESSIS上对器件进行仿真。
图9.1为仿真的示意图，比较抽象，只能提供思路。
具体如图9.2所示，为静态latchup和瞬态latchup仿真的通用连接示意图，n阱连接VDD，衬底接地，一个正向的脉冲添加到VDD。
3ulse sourcePulse/TriggerBaseline outO oOscilloscopeTriggerin Currento olest structurep diffusion图9.2仿真连接图termination Q丫图9.1仿真搭建示意图p-w«ll9.2电路级别上的电路级别上的仿真的问题是，是用SPICE画出MOSFET寄生晶体管的的集总元件的连接图？在实验中，电路级别上容易实现，因为都是在版图上实现，就像论文［1］中所示，两个级联的反相器，出现latchup是这个CMOS结构在版图上实现的所特有的，但是怎么在仿真中实现，如果用DESSIS，那和器件级别的仿真有什么不同。
这些问题还不知道。
1Kyechong Kim a, Agis A. Iliadis ，Latch-up effects in CMOS inverters due to high power pulsed electromag netic in terfere nee2GENDA.HU,A Better Understand of CMOS Latch-Up3Carles Cane,Manuel Lozano,Enric Cabruja,Latch-Up Characterization Using Novel Test Structures and In strume nts4王新，CMO集成电路闩锁效应形成机理和对抗措施5G.Venugopala Rao,Amitava Roy,ELECTROMAGNETIC INTERFERENCE HIGH POWER MICROWAVES6Kyechong Kim ,Effects of microwave interference on the operational parameters of n-channel enhancement mode MOSFET devices in CMOS integrated circuits7 S.Bargstadt-Franke，W.Stadler，Transient Latch-up: Experimental Analysis and Device Simulation。