温度变化对闩锁效应的影响
所有半导体的失效机制都与温度有关所以结温越低
Section 7-2: Heat Dissipation
在功率管基板和heatsink之间的热阻与接触面的质量和尺寸，介质，接触压力有关。在散热器 上钻孔时要注意避免金属的毛边和扭曲，接触的啮合面应该很光洁。油漆抛光（paint finishes）的正常厚度最多为50um（为防止电解腐蚀），几乎不会影响热阻。功率管的case和 散热器表面不可能完美的平坦，所以只可能是一些点接触，剩余的区域有小的气隙。通过使用 软的物质来填充气隙，从而降低接触面热阻。正常情况下，用散热的复合物来填充气隙，在功 率管正常工作温度下共保留相当的粘性，并且有较高的热传导率。同时这种填充物也能防止接 触面上有湿气渗入。 heatsinking compounds由a silicone grease loaded with some electrically insulating good thermally conducting powder such as alumina. 当通过自然对流来降温时，接触面的 热阻Rth mb-h比起来（Rth j-mb+Rth h-amb）来说是很小的。然而，heatsink热阻Rth h-amb当 使用强制风冷或水冷时是很小的，因此，在功率管case和散热器间紧密的热接触是非常重要的。
Contact Thermal Resistance Rth mb-h：
Thermal Resistance Calculations:
图1a所示为不用散热器时,在junction和环境的整个热阻. Rthj_amb = Rth j_mb+ Rth mb_amb 然而,功率管一般会加装散热器,因为Rthj_amb一般不会小的足够保 持chip温度在所需水平下.图1b所示为当加heatsink时,整个的热阻: Rthj_amb=Rthj_mb+Rthmb_h+Rth h_amb. 注意从晶体管的case到surroundings通过Rthmb_amb直接散发的热损 耗相当小.决定heatsink尺寸和材质的第一步是计算最大的heatsink 热阻Rth h_amb来保持结温在desired value值以下.
闩锁效应
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电流试验
电流试验时，通过试 验端向器件注入一定 量的 电流，检查在该 注入电流下，电路是 否会进 入闩锁状态。
注入电流包括正电流和负电流两个极性。 试验端的状态包括逻楫高和逻辑低两个状态。 正注 入电流的一般是100mA +Inom或
1.5Inom 中的 数量大的一个。 负注入电流的一般是—100mA 或—0.5Inom
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闩锁效应分类
如激发源去除后，电路仍保持低阻状 态， 这种闩锁称为 自持的闩锁效应。如 激 发源去除后，电 路返回原来的高阻 状 态，则称为非自 持的闩锁效应。
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闩锁效应的危害
进入低阻状态后，若外电路不能限制器件中 电流的大小，可能有过量的电流流过电路， 引起器件局部过热，发生金属化熔化或烧断， 致使P－N 结漏电流增加 或短路， 造成电路 失效。
试验电压波形
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CMOS闩锁电路模型
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发生闩锁效应的条件
发生闩锁效应的条件是 1+ 2 1， 若用三极管的共发射极电流放大系数 来表
示， 则为
1 2 1 这表明当两个寄生三极管的电流放大系数 达
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CMOS电路中的寄生三极管
闩锁效应是一种寄生三极管效应。 CMOS电路中的各个P、N型区可组成若干个寄生 双极型三极管，组成四层的PNPN结构。 也可看作PNP三极管和 NPN三极管相互连接。
MOSFET的重要特性
MOSFET的重要特性（1）为什么E-MOSFET的阈值电压随着半导体衬底掺杂浓度的提高而增大？而随着温度的升高而下降？【答】E-MOSFET的阈值电压就是使半导体表面产生反型层（导电沟道）所需要加的栅极电压。
对于n沟道E-MOSFET，当栅电压使得p型半导体表面能带向下弯曲到表面势ψs≥2ψB时，即可认为半导体表面强反型，因为这时反型层中的少数载流子（电子）浓度就等于体内的多数载流子浓度（～掺杂浓度）；这里的ψB是半导体Fermi势，即半导体禁带中央与Fermi能级之差。
阈值电压VT包含有三个部分的电压（不考虑衬偏电压时）：栅氧化层上的电压降Vox；半导体表面附近的电压降2ΨB：抵消MOS系统中各种电荷影响的电压降——平带电压VF。
在阈值电压的表示式中，与掺杂浓度和温度有关的因素主要是半导体Fermi势ψB。
当p 型半导体衬底的掺杂浓度NA提高时，半导体Fermi能级趋向于价带顶变化，则半导体Fermi 势ψB增大，从而就使得更加难以达到ψs≥2ψB的反型层产生条件，所以阈值电压增大。
当温度T升高时，半导体Fermi能级将趋向于禁带中央变化，则半导体Fermi势ψB 减小，从而导致更加容易达到ψs≥2ψB的反型层产生条件，所以阈值电压降低。
（2）为什么E-MOSFET的源-漏电流在沟道夹断之后变得更大、并且是饱和的（即与源-漏电压无关）？【答】E-MOSFET的沟道夹断是指栅极电压大于阈值电压、出现了沟道之后，源-漏电压使得沟道在漏极端夹断的一种状态。
实际上，沟道在一端夹断并不等于完全没有沟道。
当栅电压小于阈值电压时，则完全没有沟道，这是不导电的状态——截止状态。
而沟道的夹断区由于是耗尽区，增加的源-漏电压也主要是降落在夹断区，则夹断区中存在很强的电场，只要有载流子到达夹断区的边缘，即可被电场拉过、从漏极输出，因此夹断区不但不阻止载流子通过，而相反地却能够很好地导电，所以有沟道、并且沟道在一端夹断的状态，是一种很好的导电状态，则沟道夹断之后的输出源-漏电流最大。
温度升高,晶体管输出特性曲线
温度升高,晶体管输出特性曲线
晶体管输出特性曲线是衡量一晶体管性能的重要指标，也是晶体管在温度变化下的响应情况的有效反映。
当温度升高时，晶体管输出特性曲线也会随着温度发生变化。
晶体管有两种基本类型：n沟道晶体管（npn型）和p沟道晶体管（ppt型），它们的特性表现形式相似。
当温度升高时，对于n沟道晶体管来说，单调增加的温度将引起集电极影响有效负载图形的负极性变化，并且其输出特性曲线也会发生相应的变化。
此外，不论是n型还是p型晶体管，温度上升时，会导致晶体管截止参数改变，从而改变其输出特性曲线。
另外，由于晶体管芯片密度结构挤压力大，温度上升时，就会产生芯片散热问题，这将带来晶体管内电子跃迁过程的改变。
最后，当晶体管的温度值高于特定温度时，还会出现材料性能的变化，从而改变其输出特性曲线。
由此可见，当温度升高时，晶体管输出特性曲线会发生变化，这对晶体管设计和性能分析十分重要。
但是，在晶体管操作温度范围内，只要改变外来条件，使用均衡电网设计，我们还是可以解决温度敏感性问题。
温度变化对闩锁效应的影响
温度变化对闩锁效应的影响
PNP三极管及一个NPN三极管相串接的PNPN四层结构。
在加VDD后，J1，J3两个PN结处于正向偏置，J2处于反向偏置。
Ic1 = a II + ICO1Ic2 = a2 I + ICO2 I = Ic1 + Ic2由上两式得I =(a1 + a2 )
I + ICO1 + ICO2 I = (ICO1 + ICO2)/[1－ (a1 + a2 )
]当(a1 + a2 )＝1，电路总电流I CMOS电路发生闩锁效要满足以下四个条件：电路能够进行开关转换，相关的PNPN结构回路增益必须大于1；寄生双极晶体管的发射极－基极处于正向偏置。
最初仅一个晶体管处于正偏，当电流注入后，引起另一个晶体管的发射极－基极处于正向偏置；电流的电源能够提供足够高的电压，其数值大于或等于维持电压；触发源能保持足够长的时间，使器件进入闩锁状态。
温度对闩锁效应的影响，主要是对MOS器件阈值电压和漏极电流的影响。
MOS阈值电压与温度的关系：对于N沟道MOSFET，dVt/dT<0，阈值电压具有负温度系数；对于P沟道MOSFET的阈值电压具有正温度系数。
当温度升高时，NMOS的阈值电压降低，更容易发生闩锁效应。
PMOS的阈值电压升高，可有效降低闩锁效应发生几率。
MOS漏极电流与温度的关系：当（VGS-VT）较大时，,当（VGS-VT）较小时，,也就是说当开启电压较小，即RwellRsub上的电压较大时，漏极电流与温度成反比，温度升高，电流增大，闩锁效应增大。
当开启电压较大，即
RwellRsub上的电压较小时，漏极电流与温度成正比，温度升高，电流增小，闩锁效应减弱。
半导体集成电路的可靠性设计
6.2半导体集成电路的可靠性设计军用半导体集成电路的可靠性设计是在产品研制的全过程中,以预防为主、增强系统治理的思想为指导,从线路设计、幅员设计、工艺设计、封装结构设计、评价试验设计、原材料选用、软件设计等方面,采取各种有效举措,力争消除或限制半导体集成电路在规定的条件下和规定时间内可能出现的各种失效模式,从而在性能、费用、时间〔研制、生产周期〕因素综合平衡的基础上,实现半导体集成电路产品规定的可靠性指标.根据内建可靠性的指导思想,为保证产品的可靠性,应以预防为主,针对产品在研制、生产制造、成品出厂、运输、贮存与使用全过程中可能出现的各种失效模式及其失效机理,采取有效举措加以消除限制.因此,半导体集成电路的可靠性设计必须把要限制的失效模式转化成明确的、定量化的指标.在综合平衡可靠性、性能、费用和时间等因素的根底上,通过采取相应有效的可靠性设计技术使产品在全寿命周期内到达规定的可靠性要求.6.2.1概述1.可靠性设计应遵循的根本原那么〔1〕必须将产品的可靠性要求转化成明确的、定量化的可靠性指标.〔2〕必须将可靠性设计贯穿于产品设计的各个方面和全过程.〔3〕从国情出发尽可能地采用当今国内外成熟的新技术、新结构、新工艺.〔4〕设计所选用的线路、幅员、封装结构,应在满足预定可靠性指标的情况下尽量简化, 预防复杂结构带来的可靠性问题.〔5〕可靠性设计实施过程必须与可靠性治理紧密结合.2.可靠性设计的根本依据〔1〕合同书、研制任务书或技术协议书.〔2〕产品考核所遵从的技术标准.〔3〕产品在全寿命周期内将遇到的应力条件〔环境应力和工作应力〕.〔4〕产品的失效模式分布,其中主要的和关键的失效模式及其机理分析.〔5〕定量化的可靠性设计指标.〔6〕生产〔研制〕线的生产条件、工艺水平、质量保证水平.3.设计前的准备工作〔1〕将用户对产品的可靠性要求,在综合平衡可靠性、性能、费用和研制〔生产〕周期等因素的根底上,转化为明确的、定量化的可靠性设计指标.〔2〕对国内外相似的产品进行调研,了解其生产研制水平、可靠性水平〔包括产品的主要失效模式、失效机理、已采取的技术举措、已到达的质量等级和失效率等〕以及该产品的技术发展方向.〔3〕对现有生产〔研制〕线的生产水平、工艺水平、质量保证水平进行调研,可通过通用和特定的评价电路,所遵从的认证标准或统计工艺限制〔SPC〕技术,获得在线的定量化数据.精品文档4.可靠性设计程序〔1〕分析、确定可靠性设计指标,并对该指标的必要性和科学性等进行论证.〔2〕制定可靠性设计方案.设计方案应包括对国内外同类产品〔相似产品〕的可靠性分析、可靠性目标与要求、根底材料选择、关键部件与关键技术分析、应限制的主要失效模式以及应采取的可靠性设计举措、可靠性设计结果的预计和可靠性评价试验设计等.〔3〕可靠性设计方案论证〔可与产品总体方案论证同时进行〕.〔4〕设计方案的实施与评估,主要包括线路、幅员、工艺、封装结构、评价电路等的可靠性设计以及对设计结果的评估.〔5〕样品试制及可靠性评价试验.〔6〕样品制造阶段的可靠性设计评审.〔7〕通过试验与失效分析来改良设计,并进行“设计一试验一分析一改良〞循环,实现产品的可靠性增长,直到到达预期的可靠性指标.〔8〕最终可靠性设计评审.〔9〕设计定型.设计定型时,不仅产品性能应满足合同要求,可靠性指标是否满足合同要求也应作为设计定型的必要条件.6.2.2集成电路的可靠性设计指标1.稳定性设计指标半导体集成电路经过贮存、使用一段时间后,在各种环境因素和工作应力的作用下,某些电性能参数将逐渐发生变化.如果这些参数值经过一定的时间超过了所规定的极限值即判为失效,这类失效通常称为参数漂移失效,如温漂、时漂等.因此,在确定稳定性设计指标时,必须明确规定半导体集成电路在规定的条件下和规定的时间内,其参数的漂移变化率应不超过其规定值. 如某CMOS集成电路的两项主要性能参数功耗电流I OD和输出电流I OL、10H变化量规定值为：在125℃环境下工作24小时,△ I0D小于500mA；在125℃环境下工作24小时,I0L、I0H变化范围为±20%.2.极限性设计指标半导体集成电路承受各种工作应力、环境应力的极限水平是保证半导体集成电路可靠性的主要条件.半导体集成电路的电性能参数和热性能参数都有极限值的要求,如双极器件的最高击穿电压、最大输出电流、最高工作频率、最高结温等.极限性设计指标确实定应根据用户提出的工作环境要求.除了遵循标准中必须考核的工程之外,对影响产品可靠性性能的关键极限参量也应制定出明确的量值,以便在设计中采取举措加以保证.3.可靠性定量指标表征产品的可靠性有产品寿命、失效率或质量等级.假设半导体集成电路产品的失效规律符合指数分布时,寿命与失效率互为倒数关系.通常半导体集成电路的可靠性指标也可根据所遵循技术标准的质量等级分为S级、B级、B1 级.4. 应限制的主要失效模式精品文档半导体集成电路新品的研制应根据电路的具体要求和相似产品的生产、使用数据,通过可靠性水平分析,找到可能出现的主要失效模式,在可靠性设计中有针对性地采取相应的纠正举措, 以到达限制或消除这些失效模式的目的.一般半导体集成电路产品应限制的主要失效模式有短路、开路、参数漂移、漏气等,其主要失效机理为电迁移、金属腐蚀、静电放电、过电损伤、热载流子效应、闩锁效应、介质击穿、a辐射软误差效应、管壳及引出端锈蚀等.6.2.3集成电路可靠性设计的根本内容1.线路可靠性设计线路可靠性设计是在完成功能设计的同时,着重考虑所设计的集成电路对环境的适应性和功能的稳定性.半导体集成电路的线路可靠性设计是根据电路可能存在的主要失效模式,尽可能在线路设计阶段对原功能设计的集成电路网络进行修改、补充、完善,以提升其可靠性.如半导体芯片本身对温度有一定的敏感性,而晶体管在线路到达不同位置所受的应力也各不相同,对应力的敏感程度也有所不同.因此,在进行可靠性设计时,必须对线路中的元器件进行应力强度分析和灵敏度分析〔一般可通过SPICE和有关模拟软件来完成〕,有针对性地调整其中央值,并对其性能参数值的容差范围进行优化设计,以保证在规定的工作环境条件下,半导体集成电路整体的输出功能参数稳定在规定的数值范围,处于正常的工作状态.线路可靠性设计的一般原那么是：〔1〕线路设计应在满足性能要求的前提下尽量简化；〔2〕尽量运用标准元器件,选用元器件的种类尽可能减少,使用的元器件应留有一定的余量, 预防满负荷工作；〔3〕在同样的参数指标下,尽量降低电流密度和功耗,减少电热效应的影响；〔4〕对于可能出现的瞬态过电应力,应采取必要的保护举措.如在有关端口采用箝位二极管进行瞬态电压保护,采用串联限流电阻限制瞬态脉冲过电流值.2.幅员可靠性设计幅员可靠性设计是根据设计好的幅员结构由平面图转化成全部芯片工艺完成后的三维图像, 根据工艺流程根据不同结构的晶体管〔双极型或MOS型等〕可能出现的主要失效模式来审查版图结构的合理性.如电迁移失效与各部位的电流密度有关,一般规定有极限值,应根据幅员考察金属连线的总长度,要经过多少爬坡,预计工艺的误差范围,计算出金属涂层最薄位置的电流密度值以及出现电迁移的概率.此外,根据工作频率在超高频情况下平行线之间的影响以及对性能参数的保证程度,考虑有无出现纵向或横向寄生晶体管构成潜在通路的可能性.对于功率集成电路中发热量较大的晶体管和单元,应尽量分散安排,并尽可能远离对温度敏感的电路单元.3.工艺可靠性设计为了使幅员能准确无误地转移到半导体芯片上并实现其规定的功能,工艺设计非常关键.一般可通过工艺模拟软件〔如SUPREM等〕来预测出工艺流程完成后实现功能的情况,在工艺生产过程中的可靠性设计主要应考虑：〔1〕原工艺设计对工艺误差、工艺限制水平是否给予足够的考虑〔裕度设计〕,有无监测、监控举措〔利用PCM测试图形〕;精品文档〔2〕各类原材料纯度的保证程度；〔3〕工艺环境洁净度的保证程度；〔4〕特定的保证工艺,如钝化工艺、钝化层的保证,从材料、工艺到介质层质量〔结构致密度、外表介面性质、与衬底的介面应力等〕的保证.4.封装结构可靠性设计封装质量直接影响到半导体集成电路的可靠性.封装结构可靠性设计应着重考虑：〔1〕键合的可靠性,包括键合连接线、键合焊点的牢固程度,特别是经过高温老化后性能变脆对键合拉力的影响；〔2〕芯片在管壳底座上的粘合强度,特别是工作温度升高后,对芯片的剪切力有无影响.此外,还应注意粘合剂的润湿性,以限制粘合后的孔隙率；〔3〕管壳密封后气密性的保证；〔4〕封装气体质量与管壳内水汽含量,有无有害气体存在腔内；〔5〕功率半导体集成电路管壳的散热情况；〔6〕管壳外管脚的锈蚀及易焊性问题.5.可靠性评价电路设计为了验证可靠性设计的效果或能尽快提取对工艺生产线、工艺水平有效的工艺参数,必须通过相应的微电子测试结构和测试技术来采集.所以,评价电路的设计也应是半导体集成电路可靠性设计的主要内容.一般有以下三种评价电路：〔1〕工艺评价用电路设计主要针对工艺过程中误差范围的测定,一般采用方块电阻、接触电阻构成的微电子测试结构来测试线宽、膜厚、工艺误差等.〔2〕可靠性参数提取用评估电路设计针对双极性和CMOS电路的主要失效模式与机理,借助一些单管、电阻、电容,尽可能全面地研究出一些能评价其主要失效机理的评估电路.〔3〕宏单元评估电路设计针对双极型和CMOS型电路主要失效模式与机理的特点,设计一些能代表复杂电路中根本宏单元和关键单元电路的微电子测试结构,以便通过工艺流程研究其失效的规律性.6.2.4可靠性设计技术可靠性设计技术分类方法很多,这里以半导体集成电路所受应力不同造成的失效模式与机理为线索来分类,将半导体集成电路可靠性设计技术分为：〔1〕耐电应力设计技术：包括抗电迁移设计、抗闩锁效应设计、防静电放电设计和防热载流子效应设计；〔2〕.耐环境应力设计技术：包括耐热应力、耐机械应力、耐化学应力和生物应力、耐辐射应力设计；〔3〕稳定性设计技术：包括线路、幅员和工艺方面的稳定性设计.在下面几节将对这些技术进行详细阐述.精品文档6.2.5耐电应力设计技术半导体集成电路所承受过高电应力的来源是多方面的,有来自于整机电源系统的瞬时浪涌电流、外界的静电和干扰的电噪声,也有来自于自身电场的增强.此外,雷击或人为使用不当(如系统接地不良,在接通、切断电源的瞬间会引起输入端和电源端的电压逆转)也会产生过电应力. 过电流应力的冲击会造成半导体集成电路的电迁移失效、CMOS器件的闩锁效应失效、功率集成电路中功率晶体管的二次击穿失效和电热效应失效等；过电压应力那么造成绝缘介质击穿和热载流子效应等.1.抗电迁移设计电迁移失效是在一定温度下,当半导体器件的金属互连线上流过足够大的电流密度时,被激发的金属离子受电场的作用形成离子流朝向阴极方向移动,同时在电场作用下的电子通过对金属离子的碰撞给离子的动量形成朝着金属模阳极方向运动的离子流.在良好的导体中,动量交换力比静电力占优势,造成了金属离子向阳极端的净移动,最终在金属膜中留下金属离子的局部堆积(引起短路)和空隙(引起开路).MOS和双极器件对这一失效模式都很敏感,但由于MOS器件属于高阻抗器件,电流密度不大,相对而言,电迁移失效对MOS器件的影响比双极器件小. 在各种电迁移失效模型中引用较多的为下式MTF=AW P L qJ^n exp ((6.1) 式中,MTF是平均失效时间,A、p、q均为常数,W是金属条线宽,L是金属条厚度,J是电流密度,n 一般为2, E a为激活能,k是玻尔兹曼常数,T是金属条的绝对温度.为预防电迁移失效,一般采取以下设计举措：(1)在铝材料中参加少量铜(一般含2〜4%重量比),或参加少量硅(含0.3%重量比),或在铝条上覆盖Al-Cu合金.含铜的铝膜电迁移寿命是纯铝膜的40倍,但在高温下铜原子在电场作用下会迁移到PN结附近引起PN结劣化.(2)在铝膜上覆盖完整的钝化膜.(3)降低互连线中的电流密度.对于互连线厚度大于0.8 u m、宽度大于6u m的电流密度设计容限一般规定如下：有钝化层的纯铝合金条,电流密度J W5X105A/cm2；无钝化层的纯铝或铝合金条,JW2X105A/cm2；金膜,JW6X105A/cm2；其它各种导电材料膜条,JW2X105A/cm2. 对于VLSI中金属互连线的电流密度设计容限的要求应更加严格,应取JW2X105A/cm2.实际上, 这一设计容限值是导体电流、温度和温度梯度的函数.(4)增强工艺限制精度,减少铝互连线的工艺缺陷.(5)金(Au)互连线系统有很好的抗电迁移水平.为了预防形成Au-Si低熔点共晶体,需在金一硅之间引入衬垫金属,如Pt-Ti-Pt-Au结构.(6)可考虑用钼、钨、氮化钛氮化钨等高熔点金属替代铝作电极材料.2.抗闩锁设计CMOS集成电路含有n沟MOS和p沟MOS晶体管,不可预防地存在npnp寄生可控硅结构,在一定条件下,该结构一旦触发,电源到地之间便会流过较大的电流,并在npnp寄生可控硅结构中精品文档同时形成正反应过程,此时寄生可控硅结构处于导通状态.只要电源不切断,即使触发信号已经消失,业已形成的导通电流也不会随之消失,此现象即为闩锁效应,简称闩锁(Latch-up).(1)CMOS半导体集成电路产生闩锁的三项根本条件是：•外加干扰噪声进入寄生可控硅,使某个寄生晶体管触发导通.•满足寄生可控硅导通条件：上 + — 2 1(6.2)R J匚4+勺其中：a n和a p分别为npn管和pnp管的共基极电流增益；,和,分别为npn管和pnp管发射极串联电阻；R W和R S分别为npn管pnp管EB结的并联电阻.除了&「a「与外加噪声引起的初始导通电流有关外,所有以上各参数均由CMOS半导体集成电路的幅员和工艺条件决定.•导通状态的维持.当外加噪声消失后,只有当电源供应的电流大于寄生可控硅的维持电流或电路的工作电压大于维持电压时,导通状态才能维持,否那么电路退出导通状态.(2)抗闩锁的设计原那么抗闩锁可靠性设计总的原那么是：根据寄生可控硅导通条件,设法降低纵、横向寄生晶体管的电流放大系数,减少阱和衬底的寄生电阻,以提升造成闩锁的触发电流阈值,破坏形成正反应的条件.(3)幅员抗闩锁设计•尽可能增加寄生晶体管的基区宽度,以降低其8.对于横向寄生晶体管,应增加沟道MOS 管与P沟道MOS管的间距；对纵向寄生晶体管,应增加阱深,尽可能缩短寄生晶体管基极与发射极的n+区与p+区的距离,以降低寄生电阻.尽可能多开设电源孔和接地孔,以便增长周界；电源孔尽量设置在P沟道MOS管与P阱之间,接地孔开设在靠近P沟道MOS管的P阱内,尽量减少P 阱面积,以减少寄生电流.•采用阻断环结构,如图6.1所示.•采用保护环结构,如图6.2所示.•采用伪集电极结构,如图6.3所示.图6.1 CMOS电路防闩锁的阻断环结构精品文档P MQS的保沪讣nMQS的保炉图6.2 CMOS电路防闩锁的保护结构PMOS r图6.3体硅CMOS电路伪集电极结构及等效电路(4)工艺抗闩锁设计•采用掺金、本征吸杂、中子或电子辐照等方法,以降低寄生晶体管的电流放大系数；•在低阻的n+衬底上生长n-外延层,再作p阱和n+、p+源接触,形成低阻衬底来降低衬底寄生电阻；•用肖特基势垒代替扩散结制作MOS管的源区和漏区.由于肖特基势垒结发射效率比pn结低得多,可大大削弱闩锁效应；•采用在绝缘衬底上生长硅外延层的CMOS/SOI工艺技术.3.防静电放电设计静电放电(ESD)失效可以是热效应,也可以是电效应,这取决于半导体集成电路承受外界过电应力的瞬间以及器件对地的绝缘程度.假设器件的某一引出端对地短路,那么放电瞬间产生电流脉冲形成焦耳热,使器件局部金属互连线熔化或芯片出现热斑,以致诱发二次击穿,这就属于热效应. 假设器件与地不接触,没有直接电流通路,那么静电源不是通过器件到地直接放电,而是将存贮电荷传到器件,放电瞬间表现为产生过电压导致介质击穿或外表击穿,这就属于静电效应.预防半导体集成电路静电放电失效的设计举措主要有：(1)MOS器件防静电放电效应设计.图6.4为场效应管静电保护电路,图6.5为二极管防静电保护电路.精品文档〔2〕双极型器件防静电放电失效设计.图6.6为双极型器件防静电保护电路.〔3〕 CMOS器件防静电放电失效设计.图6.7是CMOS器件防静电保护电路.以上防静电保护电路中选用的元件一般要求具有高耐压、大功耗和小动态电阻,使之具有较强的抗静电水平.同时,还要求具有较快的导通速度和小的等效电容,以减少保护电路对电路性能的影响.图6.5 MOS器件二极管防静电保护电路〔a〕保护电路；〔b〕结构剖面图；〔c〕等效电路精品文档图6.6双极型器件静电保护电路〔a〕限流电阻；〔b〕钳位二极管“IL吐\L多X电阻叫书^i।不・1 ' .一■I保护电路〔a〕图6.7 CMOS器件防静电保护电路〔a〕采用多晶硅电阻；〔b〕采用扩散电阻4.防热载流子效应设计防热载流子效应设计主要是采取减弱MOS场效应晶体管漏极附近电场强度的结构,一般通过工艺来形成轻掺杂漏极〔LDD〕结构.首先对产品硅栅极进行掩膜形成n+区,再用化学气相淀积〔CVD〕技术把氧化膜淀积在整个芯片上,再利用各向异性刻蚀在多晶硅栅极侧面形成CVD氧化膜侧壁.对这个侧壁进行掩膜,便形成高浓度区n+.由于在LDD结构中n-、n+区是分别形成的,便于各区选取最正确浓度.这种工艺易于形成,重复性也好,是行之有效的方法.图6.8为LDD结构和普通结构电场强度的比拟.图6.9和图6.10分别为改良的LDD结构,即埋层LDD结构〔BLDD〕和双注入100结构〔DI-LDD〕.精品文档图6.8 LDD 结构和普通结构电场强度的比拟6.2.6耐环境应力设计技术1 .耐热应力设计(1)热应力引起半导体集成电路的失效热应力引起的失效可以分为两种情况：•由于高温而引起的失效.高温可能来自四周环境温度升高,也可能来自电流密度提升造 成的电热效应.温度的升高不仅可以使器件的电参数发生漂移变化,如双极器件的反向漏电流 和电流增益上升,MOS 器件的跨导下降,甚至可以使器件内部的物理化学变化加速劣化,缩短器件 寿命或使器件烧毁,如加速铝的电迁移、引起开路或短路失效等.•温度剧烈变化引起的失效.温度变化可以在具有不同的热膨胀系数的材料内形成不匹配应 力,造成芯片与管脚间的键合失效、管壳密封性失效和器件某些材料的热疲劳劣化.半导体集成电路集成度、功率密度的不断提升和封装管壳的不断减少,使热应力引起的可靠 性问题变得更加突出.(2)反映半导体集成电路热性能的主要参数反映半导体集成电路热性能的主要参数有两个,即器件的最高允许结温T m 和热阻R T .它们 精品文档■ 一圮重打辕tH J a r离界口一£/封蚂也留S2帏a 10 图6.9埋层LDD 结构图6.10双注入LDD 结构用来表征半导体集成电路的耐热极限和散热水平.半导体集成电路工作所消耗的功率会转换成热量,使电路的结温上升.当结温高于环境温度7；时,热量靠温差形成的扩散电流由芯片通过管壳向外散发,散发出的热量随温差的增大而增加,当结温上升到耗散功率能全部变成散发热量时, 结温不再上升,这时电路处于动态热平衡状态.平衡时结温的大小取决于耗散功率和电路的散热水平,耗散功率越大或电路的散热水平越差,结温就高；热阻越大那么表示散热水平越差.(3)耐热应力设计的方法半导体集成电路的热设计就是尽力预防器件出现过热或温度交变诱生失效,主要包括：•管芯热设计.主要通过幅员的合理布局使芯片外表温度尽可能均匀分布,预防出现局部的过热点.•封装键合热设计.主要通过合理选择封装、键合和烧结材料,尽可能降低材料之间的热不匹配性,预防出现过大的热应力.半导体集成电路常用材料的典型热特性值见表6.1.•管壳热设计.应着重考虑功率器件应具有足够大的散热水平.对于耗散功率较大的集成电路,为了改善芯片与底座接触良好,多采用芯片反面金属化和选用绝缘性与导热性好的氧化镀陶瓷,以增加散热水平.采用不同标准外壳封装的半导体集成电路热阻的典型值见表6.2.•为了使半导体集成电路能正常地、长期可靠地工作,必须规定一个最高允许结温T.m.综合各种因素,微电子器件的最大允许结温为：塑料封装硅器件一般为125〜150℃,金属封装硅器件一般为150〜175℃,锗器件一般为70〜90℃.112.耐机械应力设计半导体集成电路在运输和使用现场中将受到各种形式机械环境因素的作用,其中最常见、影 响最大的是振动和冲击.此外,离心、碰撞、跌落、失重、声振等机械作用也会对半导体集成电 路施加不同程度的机械应力.(1)振动和冲击对半导体集成电路性能的影响•振动的影响.振动是周期性的施加大小交替的力.根据力的作用频率不同,振动可分为固 定频率、周期变频和随机性振动等三种情况.通常遇到的振动是在一定范围内的随机振动,随机 振动实际可能到达0〜10000Hz ,电子产品受振动影响的频率范围通常为20〜2000Hz .一般认为, 低于20Hz 或高于2000Hz 频率是平安的.半导体集成电路在机械振动的反复作用下,机械构件会 产生疲劳损伤,使其结构松动,特别容易发生引线断裂、开焊、局部气密封接处出现裂缝等,轻 那么引起参数变化,重那么造成失效.特别是,当半导体集成电路本身的固有频率在设备的振动频率 谱范围内时,会出现共振现象.共振将使半导体集成电路的引线疲劳,使参数发生不可逆的变化而失效.此外,过大的振幅可能使脆性材料断裂,热性材料变形,造成产品结构严重损坏.•冲击的影响.冲击是对产品施加突发性的力,其加速度很大,致使半导体集成电路在瞬间 受到强烈的机械冲击,可造成电路的机械结构损坏,也可造成内引线的键合点脱开或内引线折断 而引起开路失效.此外,还会使芯片产生裂纹或与管座脱离.在各种环境条件下的冲击加速度如 表6.3所示.精品文档12。
环境温度对芯片有哪些影响？原因有哪些？
环境温度对芯片有哪些影响？原因有哪些？在当今科技高速发展的时代，芯片作为电子设备的核心元件，无处不在。
而环境温度对芯片的影响不容忽视，它直接关系到芯片的性能、寿命以及稳定性。
本文将详细探讨环境温度对芯片的影响，并解析其原因。
1. 芯片性能的影响芯片性能是衡量其优劣的重要指标。
环境温度的升高对芯片性能产生明显的影响。
温度升高会导致芯片内部电流的增加，从而增加芯片功耗。
这将使芯片工作时产生更多的热量，进一步增加温度，形成一个恶性循环。
高温还会导致芯片内部元器件的电阻增加，电路信号的传输速度下降，从而降低了芯片的工作速度和计算效率。
此外，环境温度升高还会使芯片的内部噪声增加，可能导致信号干扰和误判等问题。
2. 芯片寿命的影响环境温度对芯片的寿命影响巨大。
高温环境下，芯片内部的电子元件会因为长时间工作而受到损耗，从而缩短芯片的使用寿命。
温度升高会引起电容、电阻以及金属线等材料的热膨胀，进而导致它们的机械变形和结构破坏，最终影响芯片的正常运行。
此外，芯片内的金属线材料在高温下容易发生电迁移现象，导致线宽变窄、断路或短路等问题，进一步加速芯片的老化过程。
3. 芯片稳定性的影响芯片的稳定性是衡量芯片质量的重要因素。
环境温度的改变会直接影响芯片的稳定性。
高温环境下，由于元器件的物理特性发生变化，例如晶体管的漏电流增加等，芯片的电气特性容易发生偏移和不稳定现象。
这将导致芯片的工作不可靠，无法正常完成任务。
而在低温环境下，芯片的导电材料电阻会增加，从而导致信号传输衰减，严重影响芯片的正常工作。
4. 温度对芯片的影响原因温度对芯片产生影响的原因是多方面的。
芯片内部电路中的电子元件会因为温度的升高而发生热发射现象，增加电流的流动，从而导致芯片功耗增加和温度进一步升高。
温度变化会引起半导体材料的能带结构发生变化，进而影响了芯片的电学性能。
此外，温度还会引发晶体管的阈值电压漂移，进而影响芯片的逻辑门电平，导致芯片无法正常工作。
高温CMOS集成电路闩锁效应分析
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高温 !"#$ 集成电路闩锁效应分析
柯导明% ， 陈军宁% ， 周国祥& ， 代月花% ， 高
摘
珊% ， 孟
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（%’ 安徽大学电子工程系， 安徽合肥 &())(*； 安徽合肥 &()))%） &’ 合肥工业大学计算机系，
（ （ （% ]!# ） @=A ]! @=: （% ]!+ ） + % ]! #） # % ]! +） （%） @（ \! ^ 5 ?） ^ % + # + ! ! ! !# ^ % 式中!+ 和!# 分别是 @L@ 和 L@L 管子的电流增益； @=A 和 @=: 分 别是流过 =A 和 =: 的电流； （%） 中 @A 是阱的反向泄漏电流 8 式
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温度变化对闩锁效应的影响
一介绍
1.1 闩锁效应
CMOS集成电路具有功耗低、噪声容限大的优点，在给定的封装内可容纳更多的电路，目前CMOS集成电路已经成为数字电路、模拟电路以及同一芯片上构成数字、模拟组合电路的首选技术。
在当今CMOS成为VLSL关键工艺的同时，CMOS 结构中的闩锁效应，则成为至关重要的问题。
随着器件尺寸的不断缩小，这个问题更加突出。
闩锁效应(Latch-up)又称闭锁、自锁、闸流效应，这种效应是CMOS 电路中固有的。
是指由于电路的输入端或输出端输入外来的噪声电压，而导致CMOS电路结构中存在着固有的寄生双极型NPN和PNP晶体管形成晶闸管导通，所引起的从电源到地之间流过大电流的现象。
这种骤然增大的电流会将电路烧毁。
因此研究CMOS电路结构中的闩锁效应及其防止措施对于CMOS集成电路的可靠性有着十分重要的作用。
1.2闩锁效应机理
如图1所示，CMOS发生闩锁效应时，其中的NMOS的有源区、P衬底、N阱、PMOS的有源区构成一个n-p-n-p的结构，即寄生晶体管，本质是寄生的两个双极晶体管的连接。
P衬是NPN的基极，也是PNP的集电极，也就是NPN的基极和PNP的集电极是连着的；N阱既是PNP的基极，也是NPN的集电极。
再因为P衬底和N阱带有一定的电阻，分别用R1和R2来表示。
当N阱或者衬底上的电流足够大，使得R1或R2上的压降为0.7V，就会是Q1或者Q2开启。
例如Q1开启，它会提供足够大的电流给R2，使得R2上的压降也达到0.7V，这样R2也会开启，同时，又反馈电流提供给Q1，形成恶性循环，最后导致大部分的电流从VDD直接通过寄生晶体管到GND，而不是通过MOSFET的沟道，这样栅压就不能控制电流。
图1 CMOS闩锁效应示意图及其等效电路
1.3 闩锁效应产生的条件和触发方式
产生条件：（1）电路存在正反馈，其相关的PNPN结构的回路增益必须大于1；（2）必须存在一种偏置条件，使两只双极型晶体管导通的时间足够长；（3）维持闩锁
要求的电路提供作够大的电流；
触发方式：
（1）输入或输出节点的上冲或下冲的触发，使第一个双极型晶体管导通，然后再使第二个双极型晶体管导通。
当流入寄生PNPN结构的总电流达到开关转换电流时，闩锁就发生；
（2）当流过阱一衬底结的雪崩电流、光电流及位移电流，同时通过两个旁
路电阻R
W 、R
S
时，旁路电阻较大的晶体管先导通。
然而要使闩锁发生，第二个双
极型晶体管必须导通。
同时通过PNPN结构的总电流必须达到开关转换电流；
（3）穿通、场穿通或漏结雪崩的电流，给PNPN结构的电流达到取消被激发晶体管旁路电阻形成的三极管结构计算的开关转换电流时，至少会发生瞬时闩锁，若总电流也能达到四极管结构开关转换电流，即闩锁将维持下去；
二温度变化对闩锁效应的影响
2.1 温度变化对寄生三极管的影响
（1）温度对寄生三极管的导通压降的影响：当温度升高，发射结的正向导通压降要降低。
温度上升1℃，V
be
将下降2～2.5mV。
导通压降下降，同样的电流下就更容易发生闩锁效应。
温度下降刚好相反。
（2）温度变化对寄生三极管放大倍数的影响：温度较，高发射效率也变高，从而三极管放大倍数也变大。
温度每上升l℃，β值约增大0.5～1％，其结果是温度较高使得流经寄生三极管的电流增大，从而更容易发生闩锁效应。
2.2 温度变化对寄生电阻的影响
温度升高，衬底寄生电阻和阱电阻迁移率下降，从而R
S 、R
W
要增大，相同的
电流在电阻上的压降增大，使得三极管更容易导通。
所以更容易发生闩锁效应。
2.3 温度变化对阱与衬底之间的方向漏电流的影响
温度较高时，源漏与衬底的泄漏电流将会增大，甚至可以达到漏级电流的程度。
此时维持闩锁效应要求电路的提供的电流更容易达到，从而发生闩锁效应。
温度上升到150℃时，纵向寄生晶体管NPN的β岁温度增加显著，横向PNP 的发射极基极的偏置电压增加近两倍。
保持电流减小为原来的1/3左右，触发电流减小为原来的1/6左右。
因此高温下CMOS电路的抗闩锁能力明显降低。
低温下的情况正好相反，因为NPN得β下降，时触发电流增加，抗闩锁能力明显得以改善。
所以，在高温下CMOS电路更容易发生闩锁效应。
CMOS电路防闩锁设计主要有两个目标:一是设法降低寄生晶体管的电流放大倍数，破坏形成正反馈的条件；二是减小阱与衬底的寄生电阻，提高闩锁的触发电流阈值，使闩锁难以形成。
在绝缘衬底上生长硅外延层的CMOS/SOI电路，可以有效杜绝闩锁效应的发生。
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