去耦电容的布局与布线
DDR3布局布线规则与实例
DDR3布局布线规则与实例DDR3 布局布线译自飞思卡尔官方文档Hardware Development Guidefor i.MX 6Quad, 6Dual,6DualLite, 6Solo Families of Applications ProcessorsIMX6 Serial Layout Recommendations2 / 343 / 344 / 341.DDR 原理性连接框图图 1、图 2 为 I.MX6DQ/SDL 与 DDR 连接框图，连接示意一目了然。
图 1 DDR3 与 i.MX6DQ/SDL 连接示意图5 / 34图 2 LPDDR2 与 i.MX6DQ/SDL 连接示意图2.DDR 布局布线规则DDR3 在布线中十分重要，它必须考虑阻抗匹配问题，通常单端为 50Ω，差分 100Ω。
图 3 给出了 DDR 及其去耦电容的最终布局，其中左图是顶层布局，右图为底层布局，共计 4 片 DDR3 芯片，顶层、底层各两片。
DDR 应该尽量靠近 CPU，这样可以减小寄生参数和传播延时。
6 / 34图 3 DDR 和去耦电容的布局DDR3 的有两种布线形式：一种是所有信号线等长，另一种是以字节为单位分组等长。
所有信号线等长布线，该种布线方式在信号完整性上是最理想的，在设置约束规则上是简单的，但由于布线空间，使得这种方法耗时费力，甚至设计无法实现，在此只是提及一下，并不推荐使用该种方法。
各信号线布线长度要求如表 1 所示。
表 1 所有信号线等长的布线方式7 / 34以字节为单位分组等长布线，该种布线方式以“小组”为单位作等长处理，实际工程当中等长处理容易实现，但是这种方式约束规则较为复杂，毕竟每“小组”都需要一个约束规则。
表 2 给出了以字节为单位分组等长布线要求。
表 2 以字节为单位分组等长8 / 349 / 341. Clock(min): Clock 的最短长度，因为它有一个±5mil 的容差最后，还有一个需要注意的是阻抗匹配问题，推荐单端 50Ω，差分 100Ω。
PCB布线规则
PCB布线1 电源、地线的处理（1）、在电源、地线之间加上去耦电容。
（2）、尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线＞电源线＞信号线，通常信号线宽为：0.2～0.3mm,最经细宽度可达0.05～0.07mm,电源线为1.2～2.5 mm，对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用)（3）、用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。
或是做成多层板，电源，地线各占用一层。
2 布线中网络系统的作用标准元器件两腿之间的距离为0.1英寸(2.54mm),所以网格系统的基础一般就定为0.1英寸(2.54 mm)或小于0.1英寸的整倍数，如：0.05英寸、0.025英寸、0.02英寸等。
CPU的数椐线4-6mil,电源线要看载流大小而定，如下：不同厚度不同宽度的铜箔的载流量见下表:铜皮厚度35um 铜皮厚度50um 铜皮厚度70um铜皮t=10 铜皮t=10 铜皮t=10电流A 宽度mm 电流A 宽度mm 电流A 宽度mm6.00 2.50 5.10 2.50 4.50 2.505.10 2.00 4.30 2.00 4.00 2.004.20 1.50 3.50 1.50 3.20 1.503.60 1.20 3.00 1.20 2.70 1.203.20 1.00 2.60 1.00 2.30 1.002.80 0.80 2.40 0.80 2.00 0.802.30 0.60 1.90 0.60 1.60 0.602.00 0.50 1.70 0.50 1.35 0.501.70 0.40 1.35 0.40 1.10 0.401.30 0.30 1.10 0.30 0.80 0.300.90 0.20 0.70 0.20 0.55 0.200.70 0.15 0.50 0.15 0.20 0.15注:用铜皮作导线通过大电流时铜箔宽度的载流量应参考表中的数值降额50%去选择考虑导线宽度最小不少于0.2mm，在高密度，高精度的印制电路中，导线宽度和间距一般可取0.3mm；导线宽度在大电流情况下还要考虑其温升。
正负电源间去耦电容位置-概述说明以及解释
正负电源间去耦电容位置-概述说明以及解释1.引言1.1 概述概述部分的内容可以从以下角度进行描述：正负电源间去耦电容位置是电子电路设计中一个非常重要的问题。
在电子设备中，正负电源提供电流和稳定的电压，而去耦电容则起到平滑和过滤电压的作用。
去耦电容的位置选择直接关系到电路的稳定性和性能的提升。
本文将对正负电源间去耦电容位置进行详细的讨论和探究。
首先，我们将介绍正负电源的基本概念和作用，以便读者能够更好地理解和把握去耦电容的重要性。
其次，我们将详细探讨正电源去耦电容的位置选择。
根据电路的结构和要求，我们将提出一些关键要点，包括但不限于去耦电容与正电源之间的距离、去耦电容与负载之间的关系等。
这些要点将有助于读者在实际应用中合理选择去耦电容的位置，以提高电路的稳定性和性能。
接着，我们将研究负电源去耦电容的位置选择。
与正电源类似，负电源去耦电容的位置也直接影响电路的性能。
我们将探讨一些关键要点，例如负电源去耦电容与地/负载之间的连接方式、位置选择的考虑因素等。
通过深入分析和研究，读者将能够准确选择负电源去耦电容的位置，以优化电路性能和提高稳定性。
最后，在结论部分，我们将总结正负电源去耦电容位置的重要性。
通过本文的阐述，读者将更好地理解去耦电容的作用和位置选择的原则，并明确其在电路设计中的必要性。
同时，我们也将提出一些进一步研究的方向，以促进这一领域的发展和提高电路设计的水平。
通过对正负电源间去耦电容位置的详细讨论，我们旨在帮助读者深入理解这一问题的关键点，并能够在实际应用中准确选择去耦电容的位置，以提高电路的稳定性和性能。
1.2 文章结构本文将分为引言、正文和结论三个部分来探讨正负电源间去耦电容位置的问题。
引言部分将对本文的主题进行概述，介绍正负电源去耦电容在电子设备中的作用，并说明文章的目的。
正文部分将重点讨论正电源去耦电容的位置和负电源去耦电容的位置。
对于正电源去耦电容位置，我们将提出一些关键要点，包括其作用、放置位置的选择以及相关的注意事项等。
电容按键布线规则参考[new]
![电容按键布线规则参考[new]](https://img.taocdn.com/s3/m/bc8162cf4028915f804dc2cc.png)
电容按键布线规则一、布局:1.触摸通道与触控芯片、其它元件布局在不同的层。
2.触摸通道电阻尽量靠近芯片。
3.芯片大小滤波电容靠近芯片放置。
4.预留测试接口，以方便调试。
二、走线：1. 尽量把触摸通道走线放在底层，触摸通道在顶层。
2. 触摸通道、触摸通道走线与铺地之间的间距至少30mil。
3. 不要把触摸通道走线布置在触摸通道下面。
4. 触摸通道走线间距应当至少是触摸通道走线宽度的两倍。
5.时钟、数据或周期信号走线都不应该与触摸通道走线相邻平行布设。
这些信号线应当尽可能地与触摸通道走线垂直，或者布设在PCB的其他区域。
如果时钟、数据或任何周期信号走线确实需要与触摸的信号走线平行布设，它们应当被布设在不同的层并且不能重叠，而且应当尽可能地缩短信号线平行部分的长度。
6.电源走线,触摸芯片最好用一根独立的走线从板子的供电点取电，不要和其他的电路（如LED回路）共用电源回路。
触摸IC的供电从滤波电路输入，保持VDD与VSS并行，输入路径短而粗（40mil左右）。
7.采用星形接地,触摸芯片的地线不要和其他电路共用，应该单独连到板子电源输入的接地点，也就是通常说的采用“星形接地”。
8.单面板走线，如果采用单面PCB板，并用弹簧或其它导电物体做感应通道，感应通道到触控IC引脚的连线不走或少走跳线。
9.Sensor走线长度：或，这样可以减少来自射频的干扰。
10.Sensor通道电阻：500Ω~2K,起衰减共振作用。
三、铺地：1.空白的地方可以网格铺地(线宽6mil、网格大小为30mil)。
2.触摸通道正对背面稍大些面积不要铺地，如果需要在比较潮湿的环境工作时，触摸通道所在层不要铺地。
3.为降低串扰，应当尽可能地增大两个触摸通道之间的间距以及触摸通道与触摸通道走线之间的距离。
在可能的情况下，在两个触摸通道之间铺地、触摸通道走线之间加入铺地。
4.铺地被用来填充PCB的空白区域，铺地能够帮助触摸模块屏蔽外部噪声源，还能够稳定触摸线路的固有电容。
去耦电容的容值计算和布局布线
去耦电容的容值计算和布局布线有源器件在开关时产生的高频开关噪声将沿着电源线传播。
去耦电容的主要功能就是提供一个局部的直流电源给有源器件，以减少开关噪声在板上的传播，和将噪声引导到地。
去耦电容的容值计算去耦的初衷是：不论IC对电流波动的规定和要求如何都要使电压限值维持在规定的允许误差范围之内。
使用表达式：C·⊿U=I·⊿t由此可计算出一个IC所要求的去耦电容的电容量C。
⊿U是实际电源总线电压所允许的降低，单位为V。
I是以A（安培）为单位的最大要求电流；⊿t是这个要求所维持的时间。
xilinx公司推荐的去耦电容容值计算方法：推荐使用远大于1/m乘以等效开路电容的电容值。
此处m是在IC的电源插针上所允许的电源总线电压变化的最大百分数，一般IC的数据手册都会给出具体的参数值。
等效开路电容定义为：C=P/(f·U^2)式中：P——IC所耗散的总瓦数；U——IC的最大DC供电电压；f——IC的时钟频率。
一旦决定了等效开关电容，再用远大于1/m的值与它相乘来找出IC所要求的总去耦电容值。
然后还要把结果再与连接到相同电源总线电源插针的总数相除，最后求得安装在每个连接到电源总线的所有电源插针附近的电容值。
去耦电容选择不同容值组合的原因：在去耦电容的设计上，通常采用几个不同容值（通常相差二到三个数量级，如0.1uF与10uF），基本的出发点是分散串联谐振以获得一个较宽频率范围内的较低阻抗。
电容谐振频率的解释：由于焊盘和引脚的原因，每个电容都存在等效串联电感（ESL），因此自身会形成一个串联谐振电路，LC串联谐振电路存在一个谐振频率，随着电力的频率不同，电容的特性也随之变化，在工作频率低于谐振频率时，电容总体呈容性，在工作频率高于谐振频率时，电容总体呈感性，此时去耦电容就失去了去耦的效果，如下图所示。
因此，要提高串联谐振频率，就要尽可能降低电容的等效串联电感。
电容的容值选择一般取决于电容的谐振频率。
布局和布线规则
首先说这是经验积累的问题，其次就是需要个人电路知识经验了！布局说白了就是在板子上放器件。
这时如果前面讲到的准备工作都做好的话，就可以在原理图上生成网络表（Design-> Create Netlist），之后在PCB图上导入网络表（Design->Load Nets）。
就看见器件哗啦啦的全堆上去了，各管脚之间还有飞线提示连接。
然后就可以对器件布局了。
一般布局按如下原则进行：①．按电气性能合理分区，一般分为：数字电路区(即怕干扰、又产生干扰)、模拟电路区(怕干扰)、功率驱动区（干扰源）；②．完成同一功能的电路，应尽量靠近放置，并调整各元器件以保证连线最为简洁；同时，调整各功能块间的相对位置使功能块间的连线最简洁；③．对于质量大的元器件应考虑安装位置和安装强度；发热元件应与温度敏感元件分开放置，必要时还应考虑热对流措施；④．I/O驱动器件尽量靠近印刷板的边、靠近引出接插件；⑤．时钟产生器（如：晶振或钟振）要尽量靠近用到该时钟的器件；⑥．在每个集成电路的电源输入脚和地之间，需加一个去耦电容（一般采用高频性能好的独石电容）；电路板空间较密时，也可在几个集成电路周围加一个钽电容。
⑦．继电器线圈处要加放电二极管（1N4148即可）；⑧．布局要求要均衡，疏密有序，不能头重脚轻或一头沉——需要特别注意，在放置元器件时，一定要考虑元器件的实际尺寸大小（所占面积和高度）、元器件之间的相对位置，以保证电路板的电气性能和生产安装的可行性和便利性同时，应该在保证上面原则能够体现的前提下，适当修改器件的摆放，使之整齐美观，如同样的器件要摆放整齐、方向一致，不能摆得“错落有致” 。
这个步骤关系到板子整体形象和下一步布线的难易程度，所以一点要花大力气去考虑。
布局时，对不太肯定的地方可以先作初步布线，充分考虑。
第四：布线。
布线是整个PCB设计中最重要的工序。
这将直接影响着PCB板的性能好坏。
在PCB的设计过程中，布线一般有这么三种境界的划分：首先是布通，这时PCB设计时的最基本的要求。
去耦电容的容值计算和布局布线
去耦电容的容值计算和布局布线去耦电容是一种常见的电子电路组件，用来消除电源电压中的小幅度变化和高频噪声，保持电路的稳定性和准确性。
去耦电容的容值计算和布局布线对于电子电路的设计和实施非常重要。
在本文中，我们将详细介绍去耦电容的容值计算和布局布线的一些基本原则和步骤。
一、容值计算：容值计算是确定去耦电容的容量大小的过程。
容值的选择取决于被去耦电路的功耗和工作频率。
下面是一些常见的容值计算方法：1.基本原则：根据供电电路的功耗和工作频率，选择一个合适的容值范围。
一般来说，容值越大，电路的抗干扰能力越强。
但是过大的容值可能导致电容器体积过大、成本上升等问题。
2.能量平衡法：通过估计电路的能量变化情况，选择一个合适的容值范围。
根据传输速率和功耗等参数，计算出电路在单位时间内的能量变化量，然后根据能量变化量和容量大小的关系来确定一个合适的容值范围。
3.经验法则：通常情况下，可以参考一些经验法则来选择去耦电容的容值。
例如，对于数字电路，可以使用供电电流的10%作为参考容值；对于模拟电路，可以使用供电电流的1%作为参考容值。
二、布局布线：布局布线是指去耦电容在电路板上的位置和连接方式。
正确的布局布线可以提高电路的抗干扰能力和信号完整性。
1.位置选择：尽量将去耦电容放置在供电接口附近，以最大限度地去除电源电压中的噪声。
可以通过模拟电路和数字电路分区的方式来布局。
2.布线方式：一般来说，去耦电容与供电引脚之间需要短而粗的连接线路，以降低电阻和电感。
可以使用直接连接方式或者通过PCB布线来实现。
在进行PCB布线时，尽量缩短去耦电容与电源引脚之间的距离，降低电阻和电感。
3.接地方式：去耦电容的一端应该与地线相连，形成电路的回路。
可以选择直接与普通电路板的地线相连，或者单独设计一个地线平面来连接。
4.绕线方式：在进行布线时，尽量避免与其他电路、信号线和高频线路交叉，以降低串扰和干扰。
5.EMI控制：如果需要进一步降低电磁干扰（EMI），可以在电路板上使用屏蔽设备或者滤波电路来控制电磁干扰。
由多个电组成的去耦旁路电路,电容怎么布局摆放,先大后小还是先小后大？
由多个电组成的去耦旁路电路,电容怎么布局摆放,先大后小还是先小后大？
对于噪声敏感的IC电路，为了达到更好的滤波效果，通常会选择使用多个不同容值的电容并联方式，以实现更宽的滤波频率，如在IC电源输入端用1μF、100nF和10nF并联可以实现更好的滤波效果。
那现在问题来了，这几个不同规格的电容在PCB布局时该怎么摆，电源路径是先经大电容然后到小电容再进入IC，还是先经过小电容再经过大电容然后输入IC。
我们知道，在实际应用中，电容不仅仅是理想的电容C，还具有等效串联电阻ESR及等效串联电感ESL，如下图所示为实际的电容器的简化模型：
在高速电路中使用电容需要关注一个重要的特性指标为电容器的自谐振频率，电容自谐振频率公式表示为：
自谐振频率点是区分电容器是容性还是感性的分界点，低于谐振频率时电容表现为电容特性，高于谐振频率是电容表现为电感特性，只有在自谐振频率点附近电容阻抗较低，因此，实际去耦电容都有一定的工作频率范围，只有在其自谐振频率点附近频段内，电容才具有很好的去耦作用，使用电容器进行电源去耦时
需要特别注意这一点。
电容的特性阻抗可表示为：
可见大电容（1uF）的自谐振点低于小电容(10nF)，相应的，大电容对安装的PCB电路板上产生的寄生等效串联电感ESL的敏感度小于小电容。
SO，小电容应该尽量靠近IC的电源引脚摆放，大电容的摆放位置相对宽松一些，但都应该尽量靠近IC摆放，不能离IC距离太远，超过其去耦半径，便会失去去耦作用。
以上情况适用于未使用电源平面的情况，对于高速电路电路，一般内层会有完整的电源及地平面，这时去耦电容及IC的电源地引脚直接过孔via打到电源、地平面即可，不需用导线连接起来。
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去耦电容的布局与布线
去耦电容放置在负载器件的电源和地之间，主要有两个作用：一方面是作为负载器件的蓄能电容，避免由于电流的突变而使电压下降，相当于滤除纹波；另一方面旁路掉该器件的高频噪声。
在很多设计中，去耦电容通常使用容量相差一个数量级以上的两个甚至更多的电容并联，为的是提高电源供应电路从高到低频的瞬态响应。
理论上电容越大，低频的通过性越好，滤波效果也越好，但电容器的原理和结构也决定了大容量电容的分布参数，如等效电感和等效电阻都明显高于小电容，同时PCB走线也存在一定的分布参数。
只是这些分布参数的在低频时表现并不明显，所以布局安排上可以将大容量电容放得远离有源器件一些。
随着工作频率升高，滤波器件的感抗和PCB线路感抗开始呈现，且频率越高感抗越大，对供电回路的纹波影响越明显，因此需要选用感抗小的小容量电容提供良好的去耦。
同时还应缩短滤波电容两端到负载的电源与地的距离，尽可能将去耦电容和负载器件放置在同一层。
为降低EMI，也应尽量减小电源线和地回路之间包围的面积。
以下图例都是说明如何设计良好的去耦电路拓扑结构和布线策略。
图1各种布线方式对去耦质量的影响
图2 两种拓扑结构的对比
图3 多器件时两种去耦布线的对比
图4 如何减小电源和地回路所包围的面积
思考一下：对于稳压器，其输入端、输出端的电容如何放置？
以上图片均来自互联网，仅供研究、学习之用。