毛刺与抗干扰

毛刺与抗干扰

在FPGA的设计中，毛刺现象是影响设计效率和数字系统设计有效性和可靠性的主要因素。由于信号在FPGA的内部走线和通过逻辑单元时造成的延迟，在多路信号变化的瞬间，组合逻辑的输出常常产生一些小的尖峰，即毛刺信号，这是由FPGA内部结构特性决定的。毛刺现象在FPGA的设计中是不可避免的，有时任何一点毛刺就可以导致系统出错，尤其是对尖峰脉冲或脉冲边沿敏感的电路更是如此。因此，克服和解决毛刺问题对现代数字系统设计尤为重要。

一、FPGA电路中毛刺的产生

我们知道，信号在FPGA器件中通过逻辑单元连线时，一定存在延时。延时的大小不仅和连线的长短有关，还和逻辑单元的数目有关，而且也和器件的制造工艺、工作环境等有关。因此，信号在器件中传输的时候，所需要的时间是不能精确估计的，当多路信号同时发生跳变的瞬间，就产生了“竞争冒险”。这时，往往会出现一些不正确的尖峰信号，这些尖峰信号就是“毛刺”。另外，由于FPGA及其他的CPLD器件内部的分布电容和电感对电路中的毛刺基本没有什么过滤作用，因此这些毛刺信号就会被“保留”并传递到下一级，从而使得毛刺问题更加突出。

可见，即使是在最简单的逻辑运算中，如果出现了多路信号同时跳变的情况，在通过内部走线之后，就一定会产生毛刺。而现在在数字电路设计及数字信号处理中的信号往往是由时钟控制的，多数据输入的复杂运算系统，甚至每个数据都由相当多的位数组成。这时，每一级的毛刺都会对结果有严重的影响，如果是多级的设计，那么毛刺累加后甚至会影响整个设计的可靠性和精确性。

总的来说，毛刺发生的条件就是同一时刻有多个信号输入发生改变。

二、毛刺的消除方法

1.利用冗余项法

利用冗余项消除毛刺有两种方法：代数法和卡诺图法，两者都是通过增加冗余项来消除险象，只是前者针对于函数表达式而后者针对于真值表。以卡诺图为例，若两个卡诺图的两圆相切，其对应的电路就可能产生险象。因此，修改卡诺图，在卡诺图的两圆相切处增加一个圆，以增加多余项来消除逻辑冒险。但该法对于计数器型产生的毛刺是无法消除的。

2.采样法

由于冒险多出现在信号发生电平跳变的时刻，即在输出信号的建立时间内会产生毛刺，而在保持时间内不会出现，因此，在输出信号的保持时间内对其进行采样，就可以消除毛刺信号的影响，常用的采样方法有两种：一种使用一定宽度的高电平脉冲与输出相与，从而避开了毛刺信号，取得输出信号的电平值。这种方法必须保证采样信号在合适的时间产生，并且只适用于对输出信号时序和脉冲宽度要求不严的情况。另一种更常见的方法叫锁存法，是利用D触发器的输入端D对毛刺信号不敏感的特点，在输出信号的保持时间内，用触发器读取组合逻辑的输出信号。由于在时钟的上升沿时刻，输出端Q=D，当输入的信号有毛刺时，只要不发生在时钟的上升沿时刻，输出就不会有毛刺。这种方法类似于将异步电路转化为同步电路，实现简单，但同样会涉及时序问题。

3.吸收法

由于产生的毛刺实际上是高频窄脉冲，故增加输出滤波，在输出端接上小电容C就可以消除毛刺。但输出波形的前后将变坏，在对波形要求较严格时，应再加整形电路，该方法

不宜在中间级使用。

4.输出佳D触发器

这是一种比较传统的去除毛刺的方法。原理就是用一个D触发器去读毛刺信号，利用D触发器对输入信号的毛刺不敏感的特点，去除信号中的毛刺。这种方法在简单的逻辑电路中是常见的一种方法，尤其是对信号发生在非时钟跳变沿的毛刺信号去除效果非常的明显。但是对于大多数的时序电路来说，毛刺信号往往发生在时钟的跳变沿，这样D触发器的效果就没有那么明显了。另外，D触发器的使用还会给系统带来一定的延时，特别是在系统级数较多的情况下，延时也将变大，以此在使用D触发器去除毛刺的时候，一定要视情况而定，并不是所有的毛刺都可以用D触发器来消除。

5.延迟法

因为毛刺最终是由于延迟造成的，所以可以找出产生延迟的支路。对于相对延迟小的支路，加上毛刺宽度的延迟可以消除毛刺。但有时随着负载的增加，毛刺会继续出现，而且，当温度变化，所加的电压变化或要增加逻辑门时，所加的延迟是不同的，必须重新设计延迟线，因而这种方法也是有局限性的。而且采用延迟线的方法产生的延迟会由于环境温度的变化而使系统的可靠性变差。

6.时钟信号的灵活使用

灵活使用时钟信号的目的也是尽可能的消除竞争冒险。比如，在时钟的第一个跳变沿触发模块a，下一个跳变沿控制触发模块b，这样时钟的交替也在一定消除了竞争冒险，从而抑制了毛刺信号。又如分别使用时钟的上升沿或者下降沿控制不同的模块。但是这些方法不适合使用在比较复杂的设计中，否则会使设计的条理非常混乱，给以后的阅读修改带来很大的困难。因此，在选用这种方法的时候一定要慎重。

7.状态机控制

对于大型的数字电路设计，状态机是一种非常理想的选择，能使运行性能和硬件资源的占用达到最大的优化，另外，灵活的使用状态机也可以实现信号的同步和消除毛刺的目的。在数据传递比较复杂的多模块系统中，由状态机在特定的时刻分别发出控制特定模块的时钟信号或者模块的使能信号，状态机的循环控制就可以使整个系统协调运作，同时减少毛刺信号。那么只要我们在状态机的触发时间上加以处理，就可以避开竞争冒险，从而抑制毛刺的产生。

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HDL综合

综合（Synthesis），就其字面的含义应该是：把抽象的实体结合成单个或统一的实体。因此，综合就是把某些东西结合到一起，把设计抽象层次中的一种表示转化为另一种表示的过程。在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转化为低层次的便于具体实现的模块组合装配过程。

事实上，设计中的每一步都可称为一个综合环节。设计过程通常从高层次的行为描述开始，以最底层的结构描述结束，每个综合步骤都是上一层次的转换。

（1）从自然语言转换到HDL语言算法表示，即自然语言综合。

（2）从算法表示转换到寄存器传输级（Register Transport Levrl，RTL），即从行为域到结构域的综合，即行为综合。

（3）从RTL级表示转换到逻辑门（包括触发器）的表示，即逻辑综合。

（4）从逻辑门表示转换到版图表示（ASIC设计），或转换到FPGA的配置网表文件，可称为版图综合或结构综合。有了版图信息就可以把芯片生成出来了。有了对应的配置文件，就可以使对应的FPGA变成具有专门功能的电路器件。

显然，综合器就是能够自动将一种设计表示形式向另一种设计表示形式转换的计算机程序，或协助进行手工转换的程序。它可以就将高层次的表示转化为低层次的表示，可以从行为域转化为结构域，可以将高一级抽象的电路表示（如算法级）转化为低一级的表示（如门级），并可以用某种特定的技术实现（如CMOS）。

对设计者而言有两种情况，一是在高抽象层次进行系统设计并利用综合工具将设计转化为低层次的表示，二是直接在低抽象层次上设计系统，这类似于一个程序员用高级语言编程并用编译器将程序编译成机器代码和直接用机器代码进行编程的情况。在前一种情况下，设计者可以将精力主要集中于才、系统级问题上，而不必关心低级结构设计的细节问题。因此，将减少设计和编程所花费的时间和精力，并且减少错误的发生。

另一方面，尽管从表明上看，HDL硬件描述语言综合器和软件程序编译器都不过是一种“翻译器”，它们都能将高层次的设计表达转化为低层次的表达，但它们却具有许多本质的区别。

编译器将软件程序翻译成基于某种特定的CPU的机器代码，这种代码仅限于这种CPU 而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。如果脱离了已有的硬件环境（CPU），机器代码将失去意义。此外，编译器作为一种软件的运行，除了某种单一目标器件，即CPU的硬件结构外，不需要任何与硬件相关的期间库和工艺库参与编译。因而，编译器的工作单纯的多，编译过程基本属于一种一一对应式的，机械转换式的“翻译”行为。

综合器则不同，同样是类似的软件代码（如VHDL程序），综合器转化的目标是底层的电路结构网表文件，这种满足原设计程序功能描述的电路结构不依赖任何特定硬件环境，因此可以独立地存在，并能轻易地被移植到任何通用的硬件环境中，如ASIC、FPGA等。换言之，电路网表代表了特定的硬件结构，因此具备了随时改变硬件结构的依据。综合的结果具有相对的独立性。另一方面，综合器在将硬件描述语言表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。这就是说，对于相同的HDL表述，综合器可以用不同的电路结构实现相同的功能。

与编译器相比，综合器具有更复杂的工作环境，综合器在接受HDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库的信息，以及获得优化综合的诸多约束条件。一般地，约束条件可以分为三种，即设计规则、时间约束、面积约束。通常，时间约束的优先级高于面积约束。设计优化要求，当综合器把HDL源码翻译成通用原理图时，将识别状态机、加法器、乘法器、多路选择器和寄存器等。这些运算功能根据HDL源码中的符号，如加、减、乘、除。每种运算都可以用多种方法实现，如加法的实现方案有多种，有的面积小，速度慢；有的速度快，面积大。HDL行为描述强调的是电路的行为和功能，而不是电路如何实现。选择电路的实现方案正是综合器的任务。综合器选择一种能充分满足各项约束条件且成本最低的实现方案。现在的许多综合器还允许设计者指定在做映射优化时综合器应付出多大“努力”，“努力”一般可分为低、中、高三档。

需要注意的是，HDL（VHDL和Verilog）方面的IEEE标准，主要指的是文档的表述、行为建模及其仿真，至于在电子线路设计方面，HDL（VHDL和Verilog）并没有得到全面的支持和标准化，这就是说，HDL综合器并不能支持标准HDL全集（全部语句程序），而只能支持其子集，即部分语句，并且不同的HDL综合器所支持的HDL子集也不完全相同。

这样一来，对于相同的HDL源代码，不同的HDLL综合器可能综合出在结构和功能上并不完全相同的电路系统。对此，设计者应给予充分的注意。

对于不同的综合结果，不应多综合器的特性贸然做出评价，同时在设计过程中，必须尽可能全面了解所实用的综合工具的基本特性。

前面对综合的概念做了介绍。一般来说，综合仅对应于HDL。利用HDL综合器对设计进行综合是十分重要的一步，因为综合过程将把软件设计的HDL描述与硬件结构挂钩，是将软件转化为硬件电路的关键步骤，是文字描述与硬件实现的一座桥梁。综合就是将电路的高级语言（如行为描述）转换成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序。

当输入的HDL文件在EDA工具中检测无误后，首先面临的是逻辑综合，因此要求HDL 源文件中的语句都是可综合的。

在综合之后，HDL综合器一般都可以生成一种或多种文件格式网表文件，如EDIF、VHDL、Verilog等标准格式，在这种网表文件中用各自的格式描述电路的结构。如在VHDL 网表文件采用VHDL的语法，用结构描述的风格重新诠释综合后的电路结构。

整个综合过程就是将设计者在EDA平台上编辑输入的VHDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应的映射关系。

如果把综合理解为映射过程，那么显然这种映射不是唯一的，并且综合的优化也不是单纯的或一个方向的。为达到速度、面积、性能的要求，往往需要对综合加以约束，称为综合约束。

综合器的使用有两种模式：图形模式和命令模式（Shell模式）。HDL综合器在把可综和的VHDL/Verilog语言转化成硬件电路时，一般要经过两个步骤：第一步是HDL综合器对VHDL/Verilog进行分析处理，并将其转化成相应的电路结构或模块，这时是不考虑实际器件实现的，即完全与硬件无关，这个过程是一个通用原理图形成的过程；第二步是对实际实现的目标器件的结构进行优化，并使之满足各项约束条件，优化关键路径等。

HDL综合器的输出文件一般是网表文件，如EDIF（Electronic Design Interchange Format），文件的后缀是.edf，是一种用于设计数据交换和交流的工业标准文件格式的文件，或直接用VHDL/Verilog语言表达的标准格式的网表文件，或是对应FPGA器件厂商的网表文件，如Xilinx的XNF网表文件。

由于综合器只完成EDA设计流程中的一个独立的设计步骤，所以它往往被其它EDA 环境调用，以完成全部流程。它的调用方式一般有两种：一种是前台模式，在被调用时显示的是最常见的窗口界面；一种后台模式或控制台模式，被调用时不出现图形界面，仅在后台运行。