精品课件-数字电子技术项目式教程-第3章
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数字电子技术课件--第三章-组合逻辑电路
&
1
1
1
Ai
Bi
Ci-1
21
3. 集成全加器 双全加器
TTL：74LS183 CMOS：C661
VCC 2Ai 2Bi 2Ci-1 2Ci 2Si
VCC2A 2B 2CIn 2COn+1 2F
74LS183
1A 1B 1CIn 1F GND 1Ai 1Bi 1Ci-1 1Ci 1Si 地
VDD 2Ai 2Bi 2Ci-1 1Ci 1Si
与或式 C i A iB iC i- 1 A iB iC i- 1 A iB iC i- 1 A iB iC i- 1 18
全加器（Full Adder）
卡诺图
Si BC A 00 01 11 10
0
1
1
11
1
最简与或式
Ci BC A 00 01 11 10
0
1
1
111
圈 “ 1 ” S i A iB iC i- 1 A iB iC i- 1 A iB iC i- 1 A iB iC i- 1 C iA iB iA iC i- 1 B iC i- 1
输入变量：R（红） Y（黄） G（绿）
1 -- 亮 0 -- 灭
1 -- 有 输出变量： Z（有无故障） 0 -- 无
(2)卡诺图化简
YG
R 00 01 11 10
ZRYGRY 0 1
1
RGYG 1
111
列真值表
RYG Z 0001 0010 0100 0111 1000 1011 1101 1111
C3
超前进位电路
A3 B3
CI Σ
S3
A2 B2
CI Σ
S2
1
1
1
Ai
Bi
Ci-1
21
3. 集成全加器 双全加器
TTL：74LS183 CMOS：C661
VCC 2Ai 2Bi 2Ci-1 2Ci 2Si
VCC2A 2B 2CIn 2COn+1 2F
74LS183
1A 1B 1CIn 1F GND 1Ai 1Bi 1Ci-1 1Ci 1Si 地
VDD 2Ai 2Bi 2Ci-1 1Ci 1Si
与或式 C i A iB iC i- 1 A iB iC i- 1 A iB iC i- 1 A iB iC i- 1 18
全加器（Full Adder）
卡诺图
Si BC A 00 01 11 10
0
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11
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最简与或式
Ci BC A 00 01 11 10
0
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圈 “ 1 ” S i A iB iC i- 1 A iB iC i- 1 A iB iC i- 1 A iB iC i- 1 C iA iB iA iC i- 1 B iC i- 1
输入变量：R（红） Y（黄） G（绿）
1 -- 亮 0 -- 灭
1 -- 有 输出变量： Z（有无故障） 0 -- 无
(2)卡诺图化简
YG
R 00 01 11 10
ZRYGRY 0 1
1
RGYG 1
111
列真值表
RYG Z 0001 0010 0100 0111 1000 1011 1101 1111
C3
超前进位电路
A3 B3
CI Σ
S3
A2 B2
CI Σ
S2
数字电子技术基础3
组合逻辑电路设计的一般步骤如下：
1．根据设计题目要求，进行逻辑抽象，确定 输入变量和输出变量及数目，明确输出变量 和输入变量之间的逻辑关系。
2．将输出变量和输入变量之间的逻辑关系 （或因果关系）列成真值表。
3．根据真值表写出逻辑函数，并用公式法和
4. 选用小规模集成逻辑门电路或中规模的 常用集成组合逻辑电路或可编程逻辑器件 构成相应的逻辑函数。具体如何选择，应 根据电路的具体要求和器件的资源情况来 决定。
• 例：8线-3线优先编码（74LS148） （设I7 优先权最高…I0优先权最低）
• 由逻辑电路图可得到输出表达式为
Y2 (I4 I5 I6 I7 ) S
Y1 (I7 I6 I3I4I5 I2I4I5) S Y0 (I7 I5I6 I3I4I6 I1I2I4I6 ) S
YS I 0 I1I 2 I 3 I 4 I 5 I 6 I 7 S
YEX (I0 I1 I2 I3 I4 I5 I6 I7 ) S
附加输出信号的状态及含意义
YS
YEX
状态
1 1 不工作
《数字电子技术基础》 电子课件
第三章 组合逻辑电路
3.1概述
一、组合逻辑电路的特点 1. 从功能上 2. 从电路结构上
任意时刻的输出仅 取决于该时刻的输入
信号组合
不含记忆（存储） 元件
二、逻辑功能的描述
x1
y1
x2
y2
组合逻辑电路
xn
ym
图3.1.1 组合逻辑电路的框图
输出与输入之间可以用如下逻辑函数来描述：
Y2 C D
Y1 B C D
Y3 D
Y2 C D
Y1 B C
Y0 A BC D
Y0 A B
1．根据设计题目要求，进行逻辑抽象，确定 输入变量和输出变量及数目，明确输出变量 和输入变量之间的逻辑关系。
2．将输出变量和输入变量之间的逻辑关系 （或因果关系）列成真值表。
3．根据真值表写出逻辑函数，并用公式法和
4. 选用小规模集成逻辑门电路或中规模的 常用集成组合逻辑电路或可编程逻辑器件 构成相应的逻辑函数。具体如何选择，应 根据电路的具体要求和器件的资源情况来 决定。
• 例：8线-3线优先编码（74LS148） （设I7 优先权最高…I0优先权最低）
• 由逻辑电路图可得到输出表达式为
Y2 (I4 I5 I6 I7 ) S
Y1 (I7 I6 I3I4I5 I2I4I5) S Y0 (I7 I5I6 I3I4I6 I1I2I4I6 ) S
YS I 0 I1I 2 I 3 I 4 I 5 I 6 I 7 S
YEX (I0 I1 I2 I3 I4 I5 I6 I7 ) S
附加输出信号的状态及含意义
YS
YEX
状态
1 1 不工作
《数字电子技术基础》 电子课件
第三章 组合逻辑电路
3.1概述
一、组合逻辑电路的特点 1. 从功能上 2. 从电路结构上
任意时刻的输出仅 取决于该时刻的输入
信号组合
不含记忆（存储） 元件
二、逻辑功能的描述
x1
y1
x2
y2
组合逻辑电路
xn
ym
图3.1.1 组合逻辑电路的框图
输出与输入之间可以用如下逻辑函数来描述：
Y2 C D
Y1 B C D
Y3 D
Y2 C D
Y1 B C
Y0 A BC D
Y0 A B
《数字电子技术基础》教学课件第3章 组合逻辑电路
&
A
&
&Y
B
&
解 ：1 ) 、根据逻辑图写输出逻辑表达式并化简
Y = AB •A • AB• B = AB • A + AB • B
= AA + B+ BA + B = AB + AB
2）、根据逻辑表达式列真值表
AB
Y
3）、由真值表分析逻辑功能
00
0
01
1
当AB相同时，输出为0
10
1
当AB相异时，输出为1 异或功能。 1 1
常用3线—8线译码器有74LS138
74LS138
逻辑符号（输出0有效）：
S1 S2 S3
A2 A1 A0
它能将三位二进制数的每个代码分别译成低电平。 当控制端S1S2S3=100 时，译码器处工作状态， 译码器禁止时，所有输出端都输出无效电平（高电平）。
3、综合 1）同理,四位二进制译码器为4线—16线译码器
Y1 = A1 A0 = m1
Y2 = A1 A0 = m2
Y3 = A1 A0 = m3
5）常用集成2线—4线译码器
74LS139： 双2线—4线译码器
Y13Y12Y11Y10 Y23Y22Y21Y20 74LS139
S1 A11 A10 S2 A21 A20
2、三位二进制译码器
三位二进制译码器即3线—8线译码器， Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
（3）化简。
得最简与—或表达式： L = AB + BC + AC （4）画出逻辑图。
如果，要求用与非门实现该逻辑电路， 就应将表达式转换成与非—与非表达式：
数字电子技术基础-第三章--组合逻辑电路
三、静态冒险现象的消除方法
（一）加冗余项 （二）变换逻辑式，消去互补变量 （三）增加选通信号 （四）增加输出滤波电容 （五）引入封锁脉冲
四、动态冒险的定义
动态1冒险
动态0冒险
第四节 常用中规模集成组合逻辑模 块之一 编码器
一、普通编码器
（一）二进制普通编码器 例3-6 试设计一个4线-2线编码器电路，可将
（2）真值表见表所示，因为有4个输入变量， 所以真值表中共有16行，每行对应了一种变量取 值组合，根据题目中的叙述，其中12种变量取值 组合不会出现，所以视为无关项。
（二）二－十进制编码器——键控8421BCD码编码器
二、优先编码器
（一）优先编码器的定义与功能
例3-7 设计一个4线-2线优先编码器，任一时 刻必须有一个输入有效，但允许多个输入同时 有效。
解：（1）约定：输入为高电平有效，信息 有效用1表示，无效用0表示。4个信息分别 用I0、I1、I2、I3表示，2位代码用A1、A0表 示，且对应的关系为： I0的编码为00（左边 为A1、右边为A0）， I1的编码为01（左边为 A1、右边为A0）， I2的编码为10（左边为A1 、右边为A0），I3的编码为11（左边为A1 、 右边为A0 ）。 I0 、 I1 、 I2 、 I3的优先级依 次升高。
第三节 组合逻辑电路中的竞争冒险
前面在分析和设计组合逻辑电路时，考虑的是输 入信号、输出信号已经处于稳定的逻辑电平的情 况，没有考虑输入变化瞬间的情况。为了保证系 统工作的可靠性，有必要再讨论当输入信号逻辑 电平发生变化的瞬间电路的工作情况。
由于门电路存在延迟时间，在输入变化的瞬间， 在电路的输出端口可能会出现与我们的预期不一 样的尖峰脉冲，我们称这种情况为电路出现了冒 险。
精品课件-数字电子技术-第3章
由真值表3-3可知，当ABC取011，110，111时，输出为1， 在其它输入情况下，输出均为0。据此可画出输出波形，如图 3-7所示。
图3-7 例3.3输出波形图
第3章 组合逻辑电路
3.1.2 组合电路设计简介 组合逻辑电路的设计，就是根据给定的逻辑设计要求，设
计出能实现该逻辑功能的最简逻辑电路。所谓“最简”，是指 电路所用的器件数最少，器件的种类最少，而且器件之间的连
第3章 组合逻辑电路
图3-1 组合电路框图
第3章 组合逻辑电路
图3-2 实际的译码显示电路
第3章 组合逻辑电路
3.1 组合电路的分析与设计 3.1.1
组合逻辑电路的分析，就是通过对一个给定的组合逻辑电 路的分析，找出其输出和输入之间的逻辑关系，从而了解给定
(1) 根据给定的逻辑图，从输入到输出逐级写出逻辑函数
第3章 组合逻辑电路
图3-18 8线—3线编码器逻辑符号
第3章 组合逻辑电路
表3-9 8线—3线编码器功能表
第3章 组合逻辑电路
2. 二进制优先编码器允许多个输入端同时请求编码，但在实 际编码时，按输入信号的优先级别进行编码。也就是说，当多 个输入端同时有编码请求时，编码器只对其中优先级别最高的 有效输入信号进行编码，而不考虑其它优先级别比较低的输入
第3章 组合逻辑电路
图3-14 比较器框图
第3章 组合逻辑电路
1. 四位并行比较器用来完成两个四位二进制数的大小比较， 图3-15（a）所示为四位并行比较器74LS85的逻辑符号，图315（a）中“COMP”为比较器的定性符。该比较器共有11个输 入端，其中A3A2A1A0、B3B2B1B0为参与比较的两个四位二进制数 A、B；A<B、A=B 和A>B为三个扩展 输入端，又称级联输入端，用于片与片之间的连接；FＡ<Ｂ、F Ａ=Ｂ和FＡ>Ｂ为比较器的比较结果输出端。图3-15（b）所示为 74LS85
图3-7 例3.3输出波形图
第3章 组合逻辑电路
3.1.2 组合电路设计简介 组合逻辑电路的设计，就是根据给定的逻辑设计要求，设
计出能实现该逻辑功能的最简逻辑电路。所谓“最简”，是指 电路所用的器件数最少，器件的种类最少，而且器件之间的连
第3章 组合逻辑电路
图3-1 组合电路框图
第3章 组合逻辑电路
图3-2 实际的译码显示电路
第3章 组合逻辑电路
3.1 组合电路的分析与设计 3.1.1
组合逻辑电路的分析，就是通过对一个给定的组合逻辑电 路的分析，找出其输出和输入之间的逻辑关系，从而了解给定
(1) 根据给定的逻辑图，从输入到输出逐级写出逻辑函数
第3章 组合逻辑电路
图3-18 8线—3线编码器逻辑符号
第3章 组合逻辑电路
表3-9 8线—3线编码器功能表
第3章 组合逻辑电路
2. 二进制优先编码器允许多个输入端同时请求编码，但在实 际编码时，按输入信号的优先级别进行编码。也就是说，当多 个输入端同时有编码请求时，编码器只对其中优先级别最高的 有效输入信号进行编码，而不考虑其它优先级别比较低的输入
第3章 组合逻辑电路
图3-14 比较器框图
第3章 组合逻辑电路
1. 四位并行比较器用来完成两个四位二进制数的大小比较， 图3-15（a）所示为四位并行比较器74LS85的逻辑符号，图315（a）中“COMP”为比较器的定性符。该比较器共有11个输 入端，其中A3A2A1A0、B3B2B1B0为参与比较的两个四位二进制数 A、B；A<B、A=B 和A>B为三个扩展 输入端，又称级联输入端，用于片与片之间的连接；FＡ<Ｂ、F Ａ=Ｂ和FＡ>Ｂ为比较器的比较结果输出端。图3-15（b）所示为 74LS85
《数字电子技术基础》第3章.组合逻辑电路PPT课件
3.4 典型组合逻辑电路及其应用
3.4.3 数据选择器
示意图数据选择器 （multiplexer，MUX）又 称多路选择器或多路开关， 是应用比较广泛的中规模 组合逻辑电路，尤其是电 子设计自动化技术发展成 熟的今天。
图3.4.19 数据选择器
3.4 典型组合逻辑电路及其应用
1.典型数据选择器
1）双4选1数据选择器74153
3.2.2 冒险现象的判断
1.代数法
2.卡诺图法
3.2 组合逻辑电路中的竞争冒险与消除方法
3.2.3 冒险现象的消除方法
1.增加冗余项
2.输出接滤波电容
3.增加选通信号
3.3 VHDL的顺序行为
3.3.1 进程语句
进程本身是并行行为，且存在于结构体中。进程内 部的语句要进入进程之后才能顺序执行。进入进程是靠敏 感信号发生变化的时候，称此时为“激活”进程。若敏感 信号同时激活多个进程，进程是按并行行为执行的。进程 语句的一般形式如下：
（1）第2号不能与第7号同时配用。 （2）第3号和第6号必须同时配用。 （3）同时用第4、9号时，必须配用11号。
请设计一个逻辑电路，在违反上述任何一个规定时，发出 报警指示信号。
解：（1）设置11种化学试剂为输入信号，2对应A，7对应B， 3对应C，6对应D，4对应E，9对应F和11对应G。设置F1、F2和F3 分别为违反3种规定的输出。
<进程标号> ：PROCESS<敏感信号表> <进程说明区> BEGIN <语句部分> WAIT ON<敏感信号表> ； UNTIL<条件表达式> ； WAIT FOR<时间表达式> ； END PROCESS;
精品课件-数字电子技术(第三版)(刘守义)-第3章
第3章 触 发 器
3） 首先按抢答器功能进行操作， 若电路满足要求， 说明 电路没有故障； 若某些功能不能实现， 就要设法查找并排 除故障。 排除故障可按信息流程的正向（由输入到输出）查 找， 也可按信息流程的逆向（由输出到输入）查找。
第3章 触 发 器
例如， 当有抢答信号输入时， 观察对应指示灯是否点 亮， 若不亮， 可用万用表（逻辑笔）分别测量相关与非门 输入、 输出端电平状态是否正确， 由此检查线路的连接及 芯片的好坏。
第3章 触 发 器
图 3.6 (a) 上升沿触发； (b) 下降沿触发
第3章 触 发 器
3.1.3 各种逻辑功能的触发器 1. T′ 如用时钟上升沿作为控制沿， 设触发器输出端现态Qn=1，
当时钟上升沿到来时， 输出端应翻转到次态Qn+1=0状态； 再 下一个时钟上升沿到来时又翻转到Qn+1=1状态。 即时钟上升 沿每到来一次， 触发器的输出状态都翻转一次， 这种触发 器称之为T′触发器。
第3章 触 发 器
5） 分析图3.1所示实训电路， 完成表3.1中的各项内容， 表中1表示高电平、 开关闭合或指示灯亮； 0表示低电平、 开关断开或指示灯灭。 如果不能正确分析， 可以通过试验 检测来完成。
第3章 触 发 器
第3章 触 发 器
5. （1）比如抢答开关S1按下时， 与其连接的与非门G5的输 出端Q1变为高电平， 使与非门G1输出低电平， 指示灯VD1点 亮； 当开关S1松开后， 与非门G5的输出状态仍保持高电平不 变， 指示灯VD1仍保持点亮状态。
第3章 触 发 器
基本RS触发器的逻辑符号如图3.3（b）所示， 在一些文 献中基本RS触发器的电路结构和逻辑符号用图3.3（c）和（d） 表示。
《数字电子技术 》课件第3章 (8)
第3章 触发器
3.3 边沿触发器
3.3.1 边沿JK
为了提高触发器的可靠性，增强抗干扰能力，我们希望 触发器的次态仅仅取决于CP信号下降沿（或上升沿）到达 时刻输入信号的状态，而在此之前和之后输入状态的变化对 触发器的次态没有影响。负边沿JK触发器即可满足这一要 求，它克服了空翻现象，提高了触发器的工作可靠性和抗干 扰能力。
第3章 触发器
3.2.2 同步JK
1. 为了克服R=S=1时触发器的状态输出错误，人们在电 路结构上作了进一步改进，把触发器的输出端连接到输入 端，这样G3 、G4的输出不会同时出现0，从而避免了不定 状态的出现，电路如图3.6（a）所示，图3.6(b)所示为其逻 辑符号。J和K为信号输入端。
第3章 触发器
第3章 触发器
1. 负边沿JK触发器的逻辑电路和逻辑符号如图3.9所示。 这个电路包含一个由与或非门G1、G2组成的基本RS触发器 和两个输入控制门G3、G4，而且与非门G3、G4的平均延迟 时间tpd1比与或非门构成的基本触发器的平均延迟时间tpd2
第3章 触发器
图3.9 （a） 逻辑电路；
JK (b） 逻辑符号
（1） 当 RD =0， S D =1时，触发器置0。因 RD =0，与
非门2输出 Q =1，这时与非门1的输入都为高电平1，输出 Q=0，触发器被置0。使触发器输出0状态的输入端 RD 称为 置0
第3章 触发器
（2） 当 RD =1， S D =0时，触发器置1。因 S D =0，与非
门1输出Q=1，这时与非门2的输入都为高电平1，输出 Q=0，
第3章 触发器
（4） 当 RD =0， S D =0时，触发器输出状态Q= Q =1，输出状态错误。而且在 RD 和 S D 同时由0变为1时，由