第三章-双极型集成电路工艺与版图设计
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集成电路工艺基础及版图设计
氧化环境中使硅表面发生氧化, 生成SiO2 薄膜。
滤气 球 O2
流量 控制
二通
温度 控制
硅片 氧化 炉
石英 管 温度 控制
图2 - 1 热氧化示意图
❖
根据氧化环境的不同， 又可把热
氧化分为干氧法和湿氧法两种。 如果氧
化环境是纯氧气， 这种生成SiO2薄膜的 方法就称为干氧法。 干氧法生成SiO2薄 膜的机理是： 氧气与硅表面的硅原子在
（2 -4）
SiH4+2O2→SiO2↓+2H2O
❖ 2.2.2 掺杂工艺
❖
集成电路生产过程中要对半导体
基片的一定区域掺入一定浓度的杂质元
素， 形成不同类型的半导体层， 来制作
各种器件， 这就是掺杂工艺。 由此可见，
掺杂工艺也是一种非常重要的基础工艺。
掺杂工艺主要有两种： 扩散工艺和离子
注入工艺。
间测试之前的所有工序。 前工序结束时，
半导体器件的核心部分——管芯就形成了。
前工序中包括以下三类工艺：
❖
（1） 薄膜制备工艺： 包括氧化、工艺： 包括离子注入和
扩散。
❖
（3） 图形加工技术： 包括制版和
❖
2) 后工序
❖
后工序包括从中间测试开始到器
❖
1. 扩散工艺
❖
物质的微粒总是时刻不停地处于
❖
扩散的机理有两种： 替位扩散和
填隙扩散。 在高温的情况下， 单晶固体
中的晶格原子围绕其平衡位置振动， 偶
然也可能会获得足够的能量离开原来的
位置而形成填隙原子， 原来的位置就形
成空位, 而邻近的杂质原子向空位迁移，
这就是杂质的替位扩散方式。 杂质原子
双极型集成电路PPT课件
2021/1/3
29
电路的特点是：
➢ 输入级：当输出端由低电平转向
R1
R2
R4 VCC
高电平时，也就是T1由正向导通转
向反向导通、T2由截止转向导通的 A
过程，在此过程中T1可反抽T2基区 中的过剩载流子，使电路的平均传 输延迟时间tpd下降，从而提高了
C2
T4
T1
T2
D1
E2
R3
D2 Y
T5
电路的工作速度。
2021/1/3
t t
25
• 平均传输延迟时间tpd
导通延迟时间tPHL ：输入波形上升沿的50%幅值处到 输出波形下降沿50% 幅值处所需要的时间，
截止延迟时间tPLH：从输 入波形下降沿50% 幅值
处到输出波形上升沿
50% 幅值处所需要的时
间，
平均传输延迟时间tpd：
t
pdt
P
LHt 2
P
HL
1.4V B1
A B C
VOH=5V
IC1 B2
0.7V
IB1=(VCC-VB1)/R1 =5V-1.4V/4K=0.9mA ∴ IB2≈0.9mA
T2管的发射结正偏 1）集电结反偏,工作在正向工作区 2)集电结正偏，则工作在饱和区
14
假设T2管工作在正向放大区
IB2≈0.9mA ßF=20
IC2=ßFIB2=18mA
高噪声容限
NML=VIL(max)-VOL(max) 噪声
低噪声容限
有效低电平输出
VOL(max)
2021/1/3
VOL(max)<VIL(max) VIH(min)<VOH(min)
噪声幅值< VIL(max)V噪O声L(m幅ax)值< VOH(min)-VIH(min)
第三章 双极型逻辑电路的版图设计
电学特性
直流电流放大系数（基区宽度、发射区浓度、 表面复合）
特征频率
衬底PNP管
应用上受限制
3.5 集成二极管、SBD和肖特 基晶体管
3.5.1集成二级管
六种类型的二极管（图3-13、图3-14） 不增加IC的工序，且设计二级管的特性多样化 最常用的为BC结短接的晶体管作为二极管
外延层体电阻（图3-31）
一种能承受高工作电压的高值电阻 R=ρcL/(DW)，外延层电阻率：ρc 2kΩ/□，适用于做几十千欧姆的电阻，温度
系数高
离子注入电阻器 ✓ 注入硼
能精确控制在500 Ω/□~200kΩ/□范围内 温度系数较小，比基区扩散电阻低4倍
✓ 注入n型杂质 500 Ω/□~1kΩ/□
接地孔尽可能开大些
沿隔离槽走线，多开孔 电源孔也应尽可能开大些（短而宽） 集电极等扩磷孔应比其他接触孔大
铝条适当盖住接触孔
过载能力，避免使用易损坏的元件
确定光刻的基本尺寸。
最关键的是发射极接触孔的尺寸和套刻间距
最小图形就是发射极接触孔的宽度
举例：
外延层电阻率、外延层厚度、集电结结深、隐埋薄 层电阻、基区薄层电阻、发射区薄层电阻、发射去 接触孔尺寸、基区接触孔尺寸、集电区接触孔宽度、 电阻条宽度、铝条覆盖接触孔、铝条宽度、铝条间 距、发射区和基极间距、接触孔距基极和发射极间 距、接触孔距集电极和隔离槽的距离、相邻电阻条 间距、压焊块尺寸、压焊块之间间距
见49页图3-8~3-12（集成NPN晶体管常 用图形）
单发射极、单基极、单集电极版图
发射区的有效长度较短 -> IEmax较小 面积较小，具有较高的特征频率 单基极基区电阻大
双基极条形版图
允许通过的最大电流较大 特征频率较低，最高振荡频率较高
直流电流放大系数（基区宽度、发射区浓度、 表面复合）
特征频率
衬底PNP管
应用上受限制
3.5 集成二极管、SBD和肖特 基晶体管
3.5.1集成二级管
六种类型的二极管（图3-13、图3-14） 不增加IC的工序，且设计二级管的特性多样化 最常用的为BC结短接的晶体管作为二极管
外延层体电阻（图3-31）
一种能承受高工作电压的高值电阻 R=ρcL/(DW)，外延层电阻率：ρc 2kΩ/□，适用于做几十千欧姆的电阻，温度
系数高
离子注入电阻器 ✓ 注入硼
能精确控制在500 Ω/□~200kΩ/□范围内 温度系数较小，比基区扩散电阻低4倍
✓ 注入n型杂质 500 Ω/□~1kΩ/□
接地孔尽可能开大些
沿隔离槽走线，多开孔 电源孔也应尽可能开大些（短而宽） 集电极等扩磷孔应比其他接触孔大
铝条适当盖住接触孔
过载能力，避免使用易损坏的元件
确定光刻的基本尺寸。
最关键的是发射极接触孔的尺寸和套刻间距
最小图形就是发射极接触孔的宽度
举例：
外延层电阻率、外延层厚度、集电结结深、隐埋薄 层电阻、基区薄层电阻、发射区薄层电阻、发射去 接触孔尺寸、基区接触孔尺寸、集电区接触孔宽度、 电阻条宽度、铝条覆盖接触孔、铝条宽度、铝条间 距、发射区和基极间距、接触孔距基极和发射极间 距、接触孔距集电极和隔离槽的距离、相邻电阻条 间距、压焊块尺寸、压焊块之间间距
见49页图3-8~3-12（集成NPN晶体管常 用图形）
单发射极、单基极、单集电极版图
发射区的有效长度较短 -> IEmax较小 面积较小，具有较高的特征频率 单基极基区电阻大
双基极条形版图
允许通过的最大电流较大 特征频率较低，最高振荡频率较高
《双极型制作工艺》课件
02
03
合金化
刻蚀
将不同材料的薄膜进行处理， 使其形成合金，以获得更好的性 能。
利用热处理过程中的化学反应， 对薄膜进行刻蚀，以形成微米或 纳米级别的图案和结构。
04 双极型制作工艺的优缺点
优点
高速度
双极型制作工艺能够实现高速的电路操作， 从而提高整体的工作效率。
高可靠性
由于其稳定的性能和较长的寿命，双极型制 作工艺被认为具有高可靠性。
将完成的双极型器件进行封装 ，并进行性能测试。
制作后的检测与调试
性能检测
使用专业设备对双极型器件进行电学性能检 测，如电流、电压、电阻等。
稳定性测试
对器件进行长时间工作测试，检查其稳定性 。
调试与优化
根据检测结果，对器件进行必要的调试和优 化，以提高性能。
文档整理
整理制作过程中的相关数据和文档，形成完 整的工艺记录。
功耗不均匀
在某些情况下，双极型制作工艺的功 耗可能会不均匀，影响其性能。
对温度敏感
双极型制作工艺对温度比较敏感，温 度变化可能会影响其性能和稳定性。
05 双极型制作工艺的发展趋 势与未来展望
新型双极型材料的研发
总结词
新型双极型材料的研发是双极型制作工艺的重要发展方向，旨在提高性能、降 低成本并拓展应用领域。
详细描述
随着科技的不断发展，新型双极型材料的研发成为双极型制作工艺的重要方向 。这些新型材料具有更高的性能、更低的成本和更广泛的应用前景，为双极型 制作工艺带来了新的发展机遇。
制作工艺的改进与优化
总结词
不断改进和优化双极型制作工艺是提高产品质量和降低生产成本的关键。
详细描述
双极型制作工艺的改进与优化对于提高产品质量、降低生产成本和提升市场竞争力至关重要。通过不断的技术创 新和工艺改进，可以提升双极型材料的性能、稳定性和可靠性，满足不断变化的市场需求。
《双极工艺》PPT模板课件
刻蚀（等离子体刻蚀）
3．N+掺杂： N+
As掺杂（离子注入）
去胶
N+
去除氧化膜
3:外延层淀积
主要设计参数
A
EB
C
S
外延层的电阻率ρ; 外延层的厚度Tepi;
P+
n+
p
n-epi
n+-BL
n+
P+
TepTiepi
P-Si P-Si
tepi-ox xmc xjc
TBL-up
Tepi> xjc+xmc +TBL-up+tepi-ox
⑵高功率BCD
主要的电压范围是40～90V，主要的应用 为汽车电子。它的需求特点是大电流驱动能力 、中等电压，而控制电路往往比较简单。因此 主要发展趋势侧重于提高产品的鲁棒性（ robustness），以保证在恶劣的环境下应用 能够具备良好的性能和可靠性；另一个方面是 如何降低成本。
⑶高密度BCD
VIP10的四周边界均 以电介质加以隔离, 利用浅沟蚀刻并以 填料填充,这样能够 解决集电极基极接 面的寄生电容 (Cjb)问题，减少 电流漏失，提升成 品率。
A’
典型PN结隔离双极集成电路中元件的形成过程
4:第二次光刻----P隔离扩散孔光刻
典型PN结隔离双极集成电路中元件的形成过程
5:第三次光刻----P区基区扩散孔光刻
EB
C
S
P+
n+
p
n+
P+
n-epi
n+-BL
P-Si
典型PN结隔离双极集成电路中元件的形成过程
6:第四次光刻----N+发射区扩散孔光刻
双极型集成电路制造工艺
双极型集成电路（Bipolar）制造工艺双极集成电路基础有源器件：双极晶体管无源器件：电阻、电容、电感等双极IC：数字集成电路、模拟和微波集成电路特点：速度快、稳定性好、负载能力强新型双极晶体管：异质结双极晶体管多晶硅发射极双极晶体管B E C•埋层•外延层•隔离区•基区•发射区和集电区•金属化PN结隔离的NPN晶体管•钝化层•几个概念–有源区:硅片上用于制造元器件的区域–场区:没有制作元器件的区域•埋层•外延层•隔离区•基区•发射区和集电区•金属化•钝化层介质(厚氧化层)隔离的NPN晶体管如何制造双极晶体管？双极晶体管是基于平面工艺，在硅表面加工制造出来的元器件隔离方法：PN结隔离、PN结对通隔离、介质—PN结混合隔离、全介质沟槽隔离PN结隔离PN结对通隔离轻掺杂的外晶体管延层PNP晶体管(横向PNP和衬底PNP)C EN C EB B P PP P横向PNP晶体管B EP CN+N+ N-epiP-subs衬底PNP晶体管pn结隔离SBC结构工艺流程pn结隔离SBC结构工艺流程n+埋层的设计n+埋层的两个作用①减小晶体管收集区串联电阻②减弱寄生PNP管效应考虑二个要点①选固溶度大的杂质以减小埋层的电阻率②选扩散系数小的杂质以减小后续高温工艺中n+埋层向外延层的扩散外延生长的设计外延层电阻率隔离区的设计z确保p+隔离扩散穿透整个n型外延层,和p型衬底相通z隔离扩散过程中外延层的下推距离集电极深接触的设计①进一步降低集电极串联电阻②集电极欧姆接触穿透外延层和埋层相连③使用“磷穿透”工艺两个不利因素：①增加工艺的复杂性n+②加大集电极和基区之间的距离基区形成的设计考虑z为提高电流放大倍数β值和减小基区渡越时间，要求基区宽度W小，基区的掺杂浓度N低b b太低时，在较高工作电压下，集电结和发射结z Nb空间电荷区容易相连会造成穿通现象，而且低Nb 也会加大基区电阻.小到一定限度，也要求提高基区的浓度防止基z Wb区穿通依据实际情况折衷考虑。
第三章-双极型集成电路工艺与版图设计
• 一般外延层电阻率epi较大，使基区串联电阻较大。可采取E、
B短接的方式，使外基区电阻=0，同时减小了自偏置效应，抑 制趋边效应，改善电流特性；还有助于减少表面复合的影响， 提高电流增益。
提高衬底pnp管电流增益的措施
• 降低基区材料缺陷，减少复合中心数目，提高基区少子寿命。 • 适当减薄基区宽度，采用薄外延材料。但同时应注意，一般 衬底pnp管与普通的npn管做在同一芯片上，pnp基区对应npn管 的集电区，外延过薄，将导致npn管集电区在较低反向集电结 偏压下完全耗尽而穿通。 • 适当提高外延层电阻率，降低发射区硼扩散薄层电阻，以提 高发射结注入效率。 • 在衬底和外延层之间加p+埋层，形成少子加速场，增加值。 注意在纵向pnp管中不能加n+埋层，这样将形成少子减速场，
图3.3 等平面隔离工艺制成的晶体管剖面图和版图
§ 3.2 双极型晶体管制造工艺
图3.4 双极晶体管制造工艺演变 (a) 平面工艺 (b) 泡发射极工艺 (c) 等平面工艺 (d) 第二代等平面工艺
3.2.1 泡发射极工艺
在发射区扩散后，用1%的HF酸“泡”（漂洗）出发射区 扩散窗口（包括发射极接触孔），此窗口即为E极接触孔，晶 体管尺寸减小，进而CBC、CBE，可与浅结工艺配合制出高 速、高集成度的IC。但由于Al在Si中的“渗透”较强，易造 成EB结短路，因此需采用新的多层金属化系统。
增大了集电极面积，其主要特点是集电极串联电阻小， 饱和压降低，可通过较大的电流，一般作输出管。 双极型功率管的版图图形
采用了梳状发射极和基极结构，增宽了电流通路的截面 积，允许通过更大的电流，发射区采用狭长条以减小趋边 （集边）效应。
图3.7 功率管的图形
Hale Waihona Puke § 3.4 双极型IC中的集成二极管
B短接的方式，使外基区电阻=0，同时减小了自偏置效应，抑 制趋边效应，改善电流特性；还有助于减少表面复合的影响， 提高电流增益。
提高衬底pnp管电流增益的措施
• 降低基区材料缺陷，减少复合中心数目，提高基区少子寿命。 • 适当减薄基区宽度，采用薄外延材料。但同时应注意，一般 衬底pnp管与普通的npn管做在同一芯片上，pnp基区对应npn管 的集电区，外延过薄，将导致npn管集电区在较低反向集电结 偏压下完全耗尽而穿通。 • 适当提高外延层电阻率，降低发射区硼扩散薄层电阻，以提 高发射结注入效率。 • 在衬底和外延层之间加p+埋层，形成少子加速场，增加值。 注意在纵向pnp管中不能加n+埋层，这样将形成少子减速场，
图3.3 等平面隔离工艺制成的晶体管剖面图和版图
§ 3.2 双极型晶体管制造工艺
图3.4 双极晶体管制造工艺演变 (a) 平面工艺 (b) 泡发射极工艺 (c) 等平面工艺 (d) 第二代等平面工艺
3.2.1 泡发射极工艺
在发射区扩散后，用1%的HF酸“泡”（漂洗）出发射区 扩散窗口（包括发射极接触孔），此窗口即为E极接触孔，晶 体管尺寸减小，进而CBC、CBE，可与浅结工艺配合制出高 速、高集成度的IC。但由于Al在Si中的“渗透”较强，易造 成EB结短路，因此需采用新的多层金属化系统。
增大了集电极面积，其主要特点是集电极串联电阻小， 饱和压降低，可通过较大的电流，一般作输出管。 双极型功率管的版图图形
采用了梳状发射极和基极结构，增宽了电流通路的截面 积，允许通过更大的电流，发射区采用狭长条以减小趋边 （集边）效应。
图3.7 功率管的图形
Hale Waihona Puke § 3.4 双极型IC中的集成二极管
集成电路设计流程及方法
• 设计特点(与分立电路相比)
– 对设计正确性提出更为严格的要求 – 测试问题 – 版图设计：布局布线 – 分层分级设计(Hierarchical design)和模块
化设计
• 高度复杂电路系统的要求 • 什么是分层分级设计？
将一个复杂的集成电路系统的设计问题分解为复杂性较低 的设计级别，这个级别可以再分解到复杂性更低的设计级 别；这样的分解一直继续到使最终的设计级别的复杂性足 够低，也就是说，能相当容易地由这一级设计出的单元逐 级组织起复杂的系统。一般来说，级别越高，抽象程度越 高；级别越低，细节越具体
芯片成本CT：
CT
CD V
CP yn
CD：设计开发费用；CP:每片硅片的工艺费用；V为生产数量；y为成品率，n为每个
硅片上的芯片数目。
设计规则
IC设计与工艺制备之间的接口
– 制定目的：使芯片尺寸在尽可能小的前提下，避免线 条宽度的偏差和不同层版套准偏差可能带来的问题， 尽可能地提高电路制备的成品率
• 专用集成电路（ASIC：Application-Specific Integrated Circuit）（相对通用电路而言）
– 针对某一应用或某一客户的特殊要求设计的集成电路
– 批量小、单片功能强：降低设计开发费用
• 主要的ASIC设计方法：
– 门阵列设计方法：半定制
– 标准单元设计方法：定制
• 可编程的内部连线：特殊设计的通导晶体管和可 编程的开关矩阵
• CLB、IOB的配置及内连编程通过存储器单元阵 列实现
• 现场编程
– XILINX：用SRAM存储内容控制互连：允许修改 配置程序—— 存储器单元阵列中各单元状态—— 控制CLB的可选配置端、多路选择端 控制IOB的可选配置端 控制通导晶体管的状态和开关矩阵的连接关系
– 对设计正确性提出更为严格的要求 – 测试问题 – 版图设计：布局布线 – 分层分级设计(Hierarchical design)和模块
化设计
• 高度复杂电路系统的要求 • 什么是分层分级设计？
将一个复杂的集成电路系统的设计问题分解为复杂性较低 的设计级别，这个级别可以再分解到复杂性更低的设计级 别；这样的分解一直继续到使最终的设计级别的复杂性足 够低，也就是说，能相当容易地由这一级设计出的单元逐 级组织起复杂的系统。一般来说，级别越高，抽象程度越 高；级别越低，细节越具体
芯片成本CT：
CT
CD V
CP yn
CD：设计开发费用；CP:每片硅片的工艺费用；V为生产数量；y为成品率，n为每个
硅片上的芯片数目。
设计规则
IC设计与工艺制备之间的接口
– 制定目的：使芯片尺寸在尽可能小的前提下，避免线 条宽度的偏差和不同层版套准偏差可能带来的问题， 尽可能地提高电路制备的成品率
• 专用集成电路（ASIC：Application-Specific Integrated Circuit）（相对通用电路而言）
– 针对某一应用或某一客户的特殊要求设计的集成电路
– 批量小、单片功能强：降低设计开发费用
• 主要的ASIC设计方法：
– 门阵列设计方法：半定制
– 标准单元设计方法：定制
• 可编程的内部连线：特殊设计的通导晶体管和可 编程的开关矩阵
• CLB、IOB的配置及内连编程通过存储器单元阵 列实现
• 现场编程
– XILINX：用SRAM存储内容控制互连：允许修改 配置程序—— 存储器单元阵列中各单元状态—— 控制CLB的可选配置端、多路选择端 控制IOB的可选配置端 控制通导晶体管的状态和开关矩阵的连接关系
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3.4.1 集成二极管的构成方式
图3.8 集成二极管的构成方式
王向展
08.04.2020
13
集成电路原理与设计
3.4.2 集成二极管的剖面示意图
图3.9 集成二极管的剖面图 (a) Vcb=0 (b) Ic=0 (c) Vcc=0 (d) Veb=0 (e) Ie=0 (f) 单独BC结
王向展
08.04.2020
王向展
08.04.2020
4
集成电路原理与设计
对通隔离技术
在n+埋层扩散后，先进行p+浓硼下隔离扩散，去除氧化层 后，生长n型外延，然后在进行p+浓硼上隔离扩散的同时，做 纵向pnp管的发射区扩散，这样可缩短扩散时间，使横向扩散 尺寸大为降低，节省了芯片面积。
图3.2 对通隔离技术示意图
王向展
08.04.2020
发射极工艺的原理
利用1%HF酸对PSG的腐蚀速度5nm/s，而对SiO2的为 0.125nm/s，1分钟可将300nm的PSG漂尽，而SiO2只去掉 7.5nm，因此E极窗口被“泡”出后，周围的SiO2腐蚀很少。
王向展
08.04.2020
8
集成电路原理与设计
3.2.2 第二代等平面工艺
在等平面I工艺的基础上，将发射极与介质隔离墙相接， 使得器件尺寸和寄生电容，这主要是因为在掩模版和硅片 上刻制长而窄的矩形比刻一个宽度相同但短的矩形容易得多。 所以，等平面II工艺的发射区比等平面I的小，其CBE也小。其 集电区面积比泡发射极工艺小70%以上，比第一代等平面工 艺小40%以上。
5
集成电路原理与设计
3.1.2 等平面隔离技术
利用Si的局部氧化 LOCOS工艺实现pn结 – 介 质混合隔离技术，有利于 缩小管芯面积和减小寄生 电容。
王向展
图3.3 等平面隔离工艺制成的晶体管剖面图和版图
08.04.2020
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集成电路原理与设计
§ 3.2 双极型晶体管制造工艺
图3.4 双极晶体管制造工艺演变 (a) 平面工艺 (b) 泡发射极工艺 (c) 等平面工艺 (d) 第二代等平面工艺
王向展
08.04.2020
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集成电路原理与设计
§ 3.5 横向pnp、纵向pnp晶体管的结构与特点 3.5.1 横向pnp晶体管
图3.10 横向pnp管
王向展
08.04.2020
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集成电路原理与设计
主要特点：
• BVEBO高，主要是由于xjc深，epi高之故。 • 电流放大系数小，主要原因：
王向展
08.04.2020
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集成电路原理与设计
双基极条图形 是IC中常用的一种图形，允许通过更大的电流，其面积
比单基极条稍大，所以特征频率稍低；但基极电阻为单基极 条的一半，其最高振荡频率比单基极条的高。 型和型集电极图形
增大了集电极面积，其主要特点是集电极串联电阻小， 饱和压降低，可通过较大的电流，一般作输出管。 双极型功率管的版图图形
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集成电路原理与设计 六种集成二极管的特性比较
王向展
08.04.2020
15
集成电路原理与设计
二极管接法的选择由电路对正向压降、动态电阻、电容、 存储时间和击穿电压的不同要求来决定。其中，最常用的有两 种： • BC结短接二极管，因为没有寄生PNP效应，且存储时间最
短，正向压降低，故一般DTL逻辑的输入端的门二极管都 采用此接法。 • 单独的BC结二极管，因为不需要发射结，所以面积可作得 很小，正向压降也低，且击穿电压高。
采用了梳状发射极和基极结构，增宽了电流通路的截面 积，允许通过更大的电流，发射区采用狭长条以减小趋边 （集边）效应。
图3.7 功率管的图形
王向展
08.04.2020
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集成电路原理与设计
§ 3.4 双极型IC中的集成二极管
在IC中，集成二极管的结构除单独的BC结外，通常由晶 体管的不同连接方式而构成多种形式，并不增加IC工序，而 且可以使二极管的特性多样化，以满足不同电路的需要。
王向展
08.04.2020
2
集成电路原理与设计
本章重点
1、双极集成电路的寄生效应 2、TTL、S/LSTTL、AS/ALSTTL、ECL电路的
电路结构，工作原理和特点的分析与比较。
王向展
08.04.2.1 双极型IC的隔离技术
3.1.1 pn结隔离技术
目的是使做在不同隔离 区的元件实现电隔离。 • 为降低集电极串联电阻rCS， 在P型衬底与n型外延之间 加一道n+埋层，提供IC的 低阻通路。 • 集电极接触区加磷穿透扩 散（应在基区扩散之前进 行） • 可采用对通隔离技术 图3.1 IC的结构 (a) 半导体IC (b) 混合IC (c) 等效电路
王向展
08.04.2020
9
集成电路原理与设计
§ 3.3 集成npn管的版图设计 3.3.1 集成npn管电极配置
图3.5 集成npn管电极配置实例
王向展
08.04.2020
10
集成电路原理与设计
3.3.2 典型的晶体管版图图形
图3.6 典型晶体管图形 (a) 双基极条管 (b) П 型集电极管(c) Γ 型集电极管
§ 3.4 双极IC中的集成二极管
3.4.1 集成二极管的构成方式 3.4.2 集成二极管的剖面示意图
08.04.2020
1
集成电路原理与设计
§ 3.5 横向pnp、纵向pnp晶体管的结构与特点
3.5.1 横向pnp晶体管 3.5.2 纵向pnp管（衬底pnp晶体管）
§ 3.6 双极型IC对材料、工艺的要求 § 3.7 双极工艺版图设计的一般规则 § 3.8 微电子集成电路的可测性设计
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集成电路原理与设计
3.2.1 泡发射极工艺
在发射区扩散后，用1%的HF酸“泡”（漂洗）出发射区 扩散窗口（包括发射极接触孔），此窗口即为E极接触孔，晶 体管尺寸减小，进而CBC、CBE，可与浅结工艺配合制出高 速、高集成度的IC。但由于Al在Si中的“渗透”较强，易造 成EB结短路，因此需采用新的多层金属化系统。
集成电路原理与设计
第三章 双极型集成电路的工艺与版图设计
§ 3.1 双极型IC的隔离技术
3.1.1 pn结隔离技术
3.1.2 等平面隔离技术
§ 3.2 双极型晶体管制造工艺
3.2.1 泡发射极工艺 3.2.2 等平面II工艺
§ 3.3 集成npn管的版图设计
3.3.1 集成npn管电极配置 3.3.2 典型的晶体管版图图形
图3.8 集成二极管的构成方式
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集成电路原理与设计
3.4.2 集成二极管的剖面示意图
图3.9 集成二极管的剖面图 (a) Vcb=0 (b) Ic=0 (c) Vcc=0 (d) Veb=0 (e) Ie=0 (f) 单独BC结
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集成电路原理与设计
对通隔离技术
在n+埋层扩散后，先进行p+浓硼下隔离扩散，去除氧化层 后，生长n型外延，然后在进行p+浓硼上隔离扩散的同时，做 纵向pnp管的发射区扩散，这样可缩短扩散时间，使横向扩散 尺寸大为降低，节省了芯片面积。
图3.2 对通隔离技术示意图
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发射极工艺的原理
利用1%HF酸对PSG的腐蚀速度5nm/s，而对SiO2的为 0.125nm/s，1分钟可将300nm的PSG漂尽，而SiO2只去掉 7.5nm，因此E极窗口被“泡”出后，周围的SiO2腐蚀很少。
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集成电路原理与设计
3.2.2 第二代等平面工艺
在等平面I工艺的基础上，将发射极与介质隔离墙相接， 使得器件尺寸和寄生电容，这主要是因为在掩模版和硅片 上刻制长而窄的矩形比刻一个宽度相同但短的矩形容易得多。 所以，等平面II工艺的发射区比等平面I的小，其CBE也小。其 集电区面积比泡发射极工艺小70%以上，比第一代等平面工 艺小40%以上。
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集成电路原理与设计
3.1.2 等平面隔离技术
利用Si的局部氧化 LOCOS工艺实现pn结 – 介 质混合隔离技术，有利于 缩小管芯面积和减小寄生 电容。
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图3.3 等平面隔离工艺制成的晶体管剖面图和版图
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集成电路原理与设计
§ 3.2 双极型晶体管制造工艺
图3.4 双极晶体管制造工艺演变 (a) 平面工艺 (b) 泡发射极工艺 (c) 等平面工艺 (d) 第二代等平面工艺
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§ 3.5 横向pnp、纵向pnp晶体管的结构与特点 3.5.1 横向pnp晶体管
图3.10 横向pnp管
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主要特点：
• BVEBO高，主要是由于xjc深，epi高之故。 • 电流放大系数小，主要原因：
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集成电路原理与设计
双基极条图形 是IC中常用的一种图形，允许通过更大的电流，其面积
比单基极条稍大，所以特征频率稍低；但基极电阻为单基极 条的一半，其最高振荡频率比单基极条的高。 型和型集电极图形
增大了集电极面积，其主要特点是集电极串联电阻小， 饱和压降低，可通过较大的电流，一般作输出管。 双极型功率管的版图图形
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集成电路原理与设计 六种集成二极管的特性比较
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集成电路原理与设计
二极管接法的选择由电路对正向压降、动态电阻、电容、 存储时间和击穿电压的不同要求来决定。其中，最常用的有两 种： • BC结短接二极管，因为没有寄生PNP效应，且存储时间最
短，正向压降低，故一般DTL逻辑的输入端的门二极管都 采用此接法。 • 单独的BC结二极管，因为不需要发射结，所以面积可作得 很小，正向压降也低，且击穿电压高。
采用了梳状发射极和基极结构，增宽了电流通路的截面 积，允许通过更大的电流，发射区采用狭长条以减小趋边 （集边）效应。
图3.7 功率管的图形
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集成电路原理与设计
§ 3.4 双极型IC中的集成二极管
在IC中，集成二极管的结构除单独的BC结外，通常由晶 体管的不同连接方式而构成多种形式，并不增加IC工序，而 且可以使二极管的特性多样化，以满足不同电路的需要。
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集成电路原理与设计
本章重点
1、双极集成电路的寄生效应 2、TTL、S/LSTTL、AS/ALSTTL、ECL电路的
电路结构，工作原理和特点的分析与比较。
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08.04.2.1 双极型IC的隔离技术
3.1.1 pn结隔离技术
目的是使做在不同隔离 区的元件实现电隔离。 • 为降低集电极串联电阻rCS， 在P型衬底与n型外延之间 加一道n+埋层，提供IC的 低阻通路。 • 集电极接触区加磷穿透扩 散（应在基区扩散之前进 行） • 可采用对通隔离技术 图3.1 IC的结构 (a) 半导体IC (b) 混合IC (c) 等效电路
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集成电路原理与设计
§ 3.3 集成npn管的版图设计 3.3.1 集成npn管电极配置
图3.5 集成npn管电极配置实例
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集成电路原理与设计
3.3.2 典型的晶体管版图图形
图3.6 典型晶体管图形 (a) 双基极条管 (b) П 型集电极管(c) Γ 型集电极管
§ 3.4 双极IC中的集成二极管
3.4.1 集成二极管的构成方式 3.4.2 集成二极管的剖面示意图
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集成电路原理与设计
§ 3.5 横向pnp、纵向pnp晶体管的结构与特点
3.5.1 横向pnp晶体管 3.5.2 纵向pnp管（衬底pnp晶体管）
§ 3.6 双极型IC对材料、工艺的要求 § 3.7 双极工艺版图设计的一般规则 § 3.8 微电子集成电路的可测性设计
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3.2.1 泡发射极工艺
在发射区扩散后，用1%的HF酸“泡”（漂洗）出发射区 扩散窗口（包括发射极接触孔），此窗口即为E极接触孔，晶 体管尺寸减小，进而CBC、CBE，可与浅结工艺配合制出高 速、高集成度的IC。但由于Al在Si中的“渗透”较强，易造 成EB结短路，因此需采用新的多层金属化系统。
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第三章 双极型集成电路的工艺与版图设计
§ 3.1 双极型IC的隔离技术
3.1.1 pn结隔离技术
3.1.2 等平面隔离技术
§ 3.2 双极型晶体管制造工艺
3.2.1 泡发射极工艺 3.2.2 等平面II工艺
§ 3.3 集成npn管的版图设计
3.3.1 集成npn管电极配置 3.3.2 典型的晶体管版图图形