新一代半导体工艺—90纳米工艺
90纳米简介
新一代半导体工艺—90纳米工艺类型：合作作者：日期：2003-04-04 14:41:22基本介绍90纳米对半导体厂商来说，是更加尖端的技术领域，过去工艺都以“微米”做单位，微米(mm)是纳米(nm)的1000倍。
我们常以工艺线宽来代表更先进的半导体技术，如0.25微米、0.18微米、0.13微米，0.13微米以下的更先进工艺则进入了纳米领域。
k市场好的时候，晶圆厂产能不足，生产线为了满足客户订单疲于奔命，工作重点在提升合格率；市场不好的时候，才是晶圆厂真正投入研发工作的时候。
2002年市场复苏迟缓，对IC需求减缓，各大半导体公司的晶圆厂产能过剩，设备和人力的闲置让晶圆厂有时间从事研发新一代工艺。
130纳米(0.13微米)在2001年是各大半导体公司的研发重点，至今130纳米已经逐渐导入量产，半导体公司的研发能量推向新一代90 纳米工艺。
国际半导体技术蓝图（International technology roadmap for semiconductor，ITRS）是由半导体先进国家的讨论，为工艺的未来进行预测，2001～2002年130纳米进入产品商业化阶段，预计2004年90纳米技术将可导入生产线量产。
厂商动态中国我国内地中芯从各个方面入手提升高阶工艺，包括2002年年底装置荷兰光刻设备供货商ASML的193纳米高阶扫描仪；与比利时微电子科技研发中心（IMEC）签订合作关系，将0.13微米工艺转让给中芯，这对于中芯攻克低介电（Low-K）技术相关难题将有帮助。
此外，TI是0.13微米工艺的合作厂商，TI将协助中芯提升0.13微米工艺，并不是授权相关核心技术。
中芯努力成为中国最重要的晶圆代工厂的意图显而易见，一步步往高阶工艺迈进，更计划在2003年年初开始90纳米工艺的研发工作。
台湾地区台积电台积电90纳米研发中心位于竹科，目前研发人员共35人，欧洲的飞利浦、意法半导体，美国的摩托罗拉、巨积以及日本的NEC等公司都已正式公开与台积电在90纳米的工艺达成联盟伙伴关系。
半导体工艺发展历程
半导体工艺发展历程
半导体工艺的发展历程大致如下：
- 20世纪40年代：电子管组成了早期计算机系统的“大脑”。
- 20世纪50年代：晶体管取代了电子管。
- 20世纪60年代：芯片之父肖克利将上百个晶体管集成在一块“芯片”上，使芯片的能力成倍增长。
- 20世纪70年代：第一颗“微处理器”芯片催生了个人计算机的繁荣，同时，新型的存储芯片也为电脑加装了海量“记忆库”。
- 20世纪80年代：“超大规模集成电路”技术让芯片可以容纳上万个晶体管，单片机的能力成倍增强。
- 20世纪90年代：芯片工艺进入深亚微米时代，设计复杂芯片的自动化工具也应运而生。
- 21世纪：移动互联网的繁荣催生了新一代的移动芯片，多核心和软硬件协同设计成为主流。
- 当前：最先进的芯片已达5纳米工艺，人工智能芯片的出现也
将给予芯片新的智能。
随着时间的推移，半导体工艺不断发展，芯片的能力也在不断提升。
这些技术的进步推动了信息时代的发展，赋能了社会的进步。
半导体技术年度总结(3篇)
第1篇一、引言2023年，全球半导体行业经历了前所未有的挑战与机遇。
从技术突破到市场变革，从国际合作到竞争加剧，半导体技术领域呈现出多元化的发展趋势。
本文将对2023年半导体技术领域的重大事件、创新成果和市场动态进行总结，以期为广大读者提供一幅2023年半导体技术的全景图。
二、技术创新与突破1. 芯片制造工艺- 3nm工艺：台积电宣布成功生产3nm芯片，成为全球首个实现3nm工艺量产的半导体公司。
该工艺采用GAA（栅极全环绕）晶体管技术，大幅提升芯片性能和能效。
- 2nm工艺：三星宣布2025年量产2nm芯片，继续推动半导体工艺创新。
该工艺采用先进的后端供电网络技术和MBCFET架构，进一步提升性能和能效。
2. 芯片设计- Chiplet技术：Chiplet技术成为芯片设计领域的新宠，通过将芯片分割成多个小芯片（Chiplet），实现灵活的设计和快速迭代。
- AI芯片：随着人工智能技术的快速发展，AI芯片需求旺盛。
多家企业推出高性能AI芯片，如华为的昇腾系列、英伟达的A100等。
3. 新材料与器件- 第三代半导体：氮化镓（GaN）和碳化硅（SiC）等第三代半导体材料在功率器件、射频器件等领域得到广泛应用。
- 新型存储器：新型存储器如存储类内存（ReRAM）、铁电存储器（FeRAM）等逐渐走向市场，有望替代传统的闪存和DRAM。
三、市场动态1. 全球半导体市场：2023年，全球半导体市场规模达到5143亿美元，同比增长9.8%。
其中，中国市场占比达到32.2%，成为全球最大的半导体市场。
2. 中国半导体产业：中国政府加大对半导体产业的扶持力度，推动产业快速发展。
2023年，中国半导体产业增加值达到1.1万亿元，同比增长12.4%。
3. 并购与投资：全球半导体行业并购活动频繁，如英特尔收购Mobileye、英伟达收购Arm等。
同时，多家半导体企业获得巨额投资，如高通、台积电等。
四、国际合作与竞争1. 国际合作：全球半导体产业合作日益紧密，如台积电与三星、英特尔与Arm等企业之间的合作。
半导体工艺节点划分
半导体工艺节点划分引言：半导体工艺节点是指半导体制造过程中的关键节点，决定了芯片的性能、功耗和成本。
随着科技的进步，半导体工艺节点不断更新迭代，从而推动了半导体产业的发展。
本文将介绍半导体工艺节点的划分和其对芯片性能的影响。
一、半导体工艺节点的定义和划分半导体工艺节点是指半导体制造过程中的关键步骤和技术规范，包括晶圆加工、沉积、光刻、清洗等工艺。
工艺节点的划分通常以制造芯片的最小特征尺寸为基准，例如90纳米、65纳米、45纳米等。
随着技术的发展，工艺节点的特征尺寸不断缩小，从而实现芯片性能的提升。
二、半导体工艺节点的影响因素1. 特征尺寸：工艺节点的特征尺寸决定了芯片上晶体管的尺寸和数量，直接影响芯片的性能和功耗。
随着工艺节点的缩小，晶体管的尺寸也变得更小，从而实现了更高的集成度和更低的功耗。
2. 材料：随着工艺节点的缩小，传统的硅材料逐渐受限，新材料的引入成为了发展的趋势。
例如，高介电常数材料可以减小晶体管之间的电容，提高芯片的运行速度。
3. 工艺步骤：工艺节点的划分还涉及到制造过程中的各个步骤和技术。
例如，沉积工艺可以用于在晶圆表面形成薄膜，光刻工艺可以将芯片上的电路图案转移到光刻胶上。
不同的工艺步骤对芯片性能的影响不同，需要综合考虑。
三、半导体工艺节点的发展趋势1. 特征尺寸的继续缩小：随着技术的进步，工艺节点的特征尺寸将继续缩小，从而实现更高的集成度和更低的功耗。
目前，最新的工艺节点已经达到了7纳米以下。
2. 三维集成：为了进一步提升芯片的集成度，三维集成技术逐渐成为发展的方向。
通过堆叠多层芯片，可以实现更高的性能和更低的功耗。
3. 新材料的应用：随着传统硅材料的局限性，新材料的应用将成为工艺发展的重要方向。
例如，碳化硅材料具有较高的导电性能和热传导性能，可以用于提高芯片的性能和可靠性。
四、半导体工艺节点的挑战和机遇1. 工艺成本的增加：随着工艺节点的不断缩小，制造芯片的成本也在不断增加。
关于半导体工艺节点演变，看这一篇就够了
关于半导体⼯艺节点演变，看这⼀篇就够了在摩尔定律的指导下，集成电路的制造⼯艺⼀直在往前演进。
得意与这⼏年智能⼿机的流⾏，⼤家对节点了解甚多。
例如40nm、28nm、20nm、16nm等等，但是你知道的这些节点的真正含义吗？你知道他们是怎么演进的吗？我们来看⼀下这个报道。
⾸先解析⼀下技术节点的意思是什么。
常听说的，诸如，台积电16nm⼯艺的Nvidia GPU、英特尔14nm⼯艺的i5，等等，这个长度的含义，具体的定义需要详细的给出晶体管的结构图才⾏，简单地说，在早期的时候，可以姑且认为是相当于晶体管的尺⼨。
为什么这个尺⼨重要呢？因为晶体管的作⽤，简单地说，是把电⼦从⼀端(S)，通过⼀段沟道，送到另⼀端(D)，这个过程完成了之后，信息的传递就完成了。
因为电⼦的速度是有限的，在现代晶体管中，⼀般都是以饱和速度运⾏的，所以需要的时间基本就由这个沟道的长度来决定。
越短，就越快。
这个沟道的长度，和前⾯说的晶体管的尺⼨，⼤体上可以认为是⼀致的。
但是⼆者有区别，沟道长度是⼀个晶体管物理的概念，⽽⽤于技术节点的那个尺⼨，是制造⼯艺的概念，⼆者相关，但是不相等。
在微⽶时代，⼀般这个技术节点的数字越⼩，晶体管的尺⼨也越⼩，沟道长度也就越⼩。
但是在22nm节点之后，晶体管的实际尺⼨，或者说沟道的实际长度，是长于这个数字的。
⽐⽅说，英特尔的14nm的晶体管，沟道长度其实是20nm 左右。
根据现在的了解，晶体管的缩⼩过程中涉及到三个问题，分别是：第⼀，为什么要把晶体管的尺⼨缩⼩？以及是按照怎样的⽐例缩⼩的？这个问题就是在问，缩⼩有什么好处？第⼆，为什么技术节点的数字不能等同于晶体管的实际尺⼨？或者说，在晶体管的实际尺⼨并没有按⽐例缩⼩的情况下，为什么要宣称是新⼀代的技术节点？这个问题就是在问，缩⼩有什么技术困难？第三，具体如何缩⼩？也就是，技术节点的发展历程是怎样的？在每⼀代都有怎样的技术进步？这也是题主所提的真正的问题。
90nm的cmos工艺
90nm的cmos工艺
90nm的CMOS工艺是一种制造集成电路的技术，也是制造芯片的一种工艺标准。
CMOS是衡量集成电路制造工艺的一种尺度单位，代表了CMOS晶体管的最小尺寸。
90nm的CMOS工艺意味着使用的晶体管尺寸为90纳米，也就是晶体管的栅长和宽度都是90纳米。
90nm的CMOS工艺具有以下特点：
1. 集成度高：相比较前代工艺，90nm工艺可以在同样面积上集成更多的晶体管，提高芯片的密度和功能性能。
2. 低功耗：由于晶体管的尺寸减小，电流的控制能力有所增强，从而降低功耗，提高芯片的能效。
3. 更高的频率：尺寸减小也使得晶体管的开关速度更快，从而使芯片能够达到更高的工作频率。
4. 成本相对较高：与较老的工艺相比，90nm的CMOS工艺需要更加精细的制造工艺和更高的设备投资，导致成本相对较高。
90nm的CMOS工艺适用于制造较为复杂和功能丰富的集成电路，如处理器、图形芯片、通信芯片等。
随着技术的不断进步，90nm的CMOS工艺逐渐被更先进的工艺所取代，例如65nm、45nm、32nm等。
现代半导体器件物理与工艺
X射线图形曝光的几何效应
离子束图形曝光
新一代图形曝光技术
高产率、好的分辨率、低成本且容易操作是曝光技术的基本要求。为了 满足深亚微米工艺，光学图形曝光技术仍未解决。虽然可以利用PSM和 OPC来延长光学图形曝光的使用期限，但是复杂的掩模版制作与检查并 不是容易解决的。另外，掩模版成本也很高。
电子束图形曝光
电子束图形曝光主要用于掩模版的制作，只有相当少数装置用于将电子 束直接对抗蚀剂曝光而不需掩模版。
SCALPEL writing strategy
电子束抗蚀剂
电子束抗蚀剂是一种聚合物，其性质与一般光学用抗蚀剂类似。换言之， 通过光照造成抗蚀剂产生化学或物理变化，这种变化可使抗蚀剂产生图 案。
邻近效应
在光学图形曝光中，分辨率的好坏是由衍射来决定的。在电子束图形曝 光中，分辨率好坏是由电子散射决定的。当电子穿过抗蚀剂与下层的基 材时，这些电子将经历碰撞而造成能量损失与路径的改变。因此入射电 子在行进中会散开，直到能量完全损失或是因背散射而离开为止。
聚焦电子束扫描主要分成两种形式：顺序扫描、向量扫描。
顺序扫描（左）和矢量扫描
SCALPEL
利用电子束投影的图形曝光技术，SCALPEL系统（散射角度限制的投影 电子束图形曝光），此技术集电子束图形曝光特有的高分辨率和工艺宽 容度（聚焦深度20-30um，传统为1um）以及高产率。
图12.15
各种图形曝光技术的比较如下
主流半导体逻辑工艺节点以及对应器件参数
主流半导体逻辑工艺节点以及对应器件参数随着科技的不断进步，半导体技术得到了广泛应用，成为现代电子产品的核心。
而半导体器件的制造工艺也在不断演进，以提高器件的性能和集成度。
在半导体工艺中，逻辑工艺节点是一个重要的概念，代表了半导体器件的制造工艺水平。
本文将介绍一些主流的半导体逻辑工艺节点以及对应的器件参数。
1. 90纳米工艺节点：90纳米工艺是半导体行业的一个重要里程碑，代表了半导体器件的制造工艺的进一步精细化。
在90纳米工艺节点下，晶体管的栅长约为90纳米，而晶体管的栅氧化物厚度约为1.2纳米。
此外，90纳米工艺还引入了低介电常数的材料，以减少晶体管之间的串扰效应，提高器件的性能。
2. 65纳米工艺节点：65纳米工艺是目前主流的逻辑工艺节点之一，它在半导体器件的制造工艺上进一步提高了集成度和性能。
在65纳米工艺节点下，晶体管的栅长约为65纳米，而晶体管的栅氧化物厚度约为1纳米。
此外，65纳米工艺还引入了金属栅极，以进一步提高晶体管的性能和可靠性。
3. 45纳米工艺节点：45纳米工艺是当前半导体行业的主流工艺节点之一，它在逻辑工艺的制造上实现了进一步的微缩和性能提升。
在45纳米工艺节点下，晶体管的栅长约为45纳米，而晶体管的栅氧化物厚度约为0.75纳米。
此外，45纳米工艺还引入了高介电常数的材料，以进一步降低晶体管之间的串扰效应，提高器件的性能和可靠性。
4. 32纳米工艺节点：32纳米工艺是目前半导体行业的先进工艺节点之一，它在逻辑工艺的制造上实现了更高的集成度和性能。
在32纳米工艺节点下，晶体管的栅长约为32纳米，而晶体管的栅氧化物厚度约为0.6纳米。
此外，32纳米工艺还进一步优化了晶体管的结构和材料，以提高器件的性能和功耗。
5. 22纳米工艺节点：22纳米工艺是当前半导体行业的先进工艺节点之一，它在逻辑工艺的制造上实现了更高的集成度和性能。
在22纳米工艺节点下，晶体管的栅长约为22纳米，而晶体管的栅氧化物厚度约为0.5纳米。
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新一代半导体工艺—90纳米工艺类型：合作作者：日期：2003-04-04 14:41:22基本介绍90纳米对半导体厂商来说，是更加尖端的技术领域，过去工艺都以“微米”做单位，微米(mm)是纳米(nm)的1000倍。
我们常以工艺线宽来代表更先进的半导体技术，如0.25微米、0.18微米、0.13微米，0.13微米以下的更先进工艺则进入了纳米领域。
市场好的时候，晶圆厂产能不足，生产线为了满足客户订单疲于奔命，工作重点在提升合格率；市场不好的时候，才是晶圆厂真正投入研发工作的时候。
2002年市场复苏迟缓，对IC需求减缓，各大半导体公司的晶圆厂产能过剩，设备和人力的闲置让晶圆厂有时间从事研发新一代工艺。
130纳米(0.13微米)在2001年是各大半导体公司的研发重点，至今130纳米已经逐渐导入量产，半导体公司的研发能量推向新一代90纳米工艺。
国际半导体技术蓝图（International technology roadmap for semiconductor，ITRS）是由半导体先进国家的讨论，为工艺的未来进行预测，2001～2002年130纳米进入产品商业化阶段，预计2004年90纳米技术将可导入生产线量产。
厂商动态中国我国内地中芯从各个方面入手提升高阶工艺，包括2002年年底装置荷兰光刻设备供货商ASML的193纳米高阶扫描仪；与比利时微电子科技研发中心（IMEC）签订合作关系，将0.13微米工艺转让给中芯，这对于中芯攻克低介电（Low-K）技术相关难题将有帮助。
此外，TI是0.13微米工艺的合作厂商，TI将协助中芯提升0.13微米工艺，并不是授权相关核心技术。
中芯努力成为中国最重要的晶圆代工厂的意图显而易见，一步步往高阶工艺迈进，更计划在2003年年初开始90纳米工艺的研发工作。
台湾地区台积电台积电90纳米研发中心位于竹科，目前研发人员共35人，欧洲的飞利浦、意法半导体，美国的摩托罗拉、巨积以及日本的NEC等公司都已正式公开与台积电在90纳米的工艺达成联盟伙伴关系。
目前台积电已成功地使用了90纳米工艺，分别于法国Crolles及台积电Fab12厂产出测试芯片，预计于2002年第四季度开始小量试产90纳米工艺产品，用于生产CPU与绘图芯片(Graphics)，并计划在2004年年底推出65纳米的样品零件。
此外，台积电也与美商ATMOS发表合作协议，将共同采用90纳米工艺微米技术开发嵌入式DRAM。
台积电将以单晶体管／单电容器DRAM技术制造ATMOS SOC-RAM嵌入式内存测试芯片。
联电联电与Infineon、意法半导体在12英寸晶圆合作开发90纳米技术。
预计将在2004年前陆续推出逻辑（Logic）、混合（Mixed Mode）、嵌入式DRAM（e-DRAM）与嵌入式SRAM（e-SRAM）等四项工艺。
联电投入90纳米的研发人员约有30～40人，2002年第三季度在8英寸晶圆上发展90纳米已有初步成绩，并将进一步扩展技术层次至12英寸晶圆。
美国Intel英特尔表示采用应变硅(Strained Silicon)技术于其90纳米工艺中，并于2002年8月顺利量产52MB的SDRAM；同时，2003年下半年导入此技术量产名为Prescott的P4处理器，以90纳米工艺试产，起跳频率将在3GHz以上。
此外，通讯产品是继微处理器后，积极导入90纳米技术的应用产品。
英特尔的应变硅技术可提升驱动电流10%～20%的效能，晶圆处理的成本却仅增加2%。
AMDAMD与IBM合作开发65纳米以下12英寸晶圆工艺，应用在高效能、低耗能处理器之中。
超微于2003年2月派遣部分工程师至IBM位于美国纽约州的半导体研究发展中心，共同进行该计划。
2004年，导入90纳米（90nm）工艺的全新Athens、San Diego处理器核心将会取代目前的Sledgehammer与Clawhammer核心。
IBM顺利取得AMD的微处理器订单是IBM的晶圆代工事业上的一大胜利。
在此之外，IBM微电子的East Fishkill新12英寸厂将导入90纳米铜低介电SOI工艺，估计2002年第三季度将可正式提供服务，思科（Cisco）将是IBM首批客户之一。
IBM的90纳米铜低介电SOI工艺生产出的芯片效能可提高20％，并使耗能降低40％，并且还可应用于高阶ASIC与系统单芯片（SoC）设计上。
此外，IBM与新加坡特许半导体合作，共同开发90纳米、65纳米12英寸晶圆技术。
特许可使用IBM位于美纽约州East Fishkill的12英寸晶圆厂，该厂将来也是两家合作发展的基地。
不过双方都可在自有的晶圆厂中使用合作发展的技术。
TI2002年年底采用90纳米技术，量产无线数字宽频IC，预计TI的DMOS 12英寸厂将在2004年第一季度导入90纳米技术。
Motorola2002年，Motorola、台积电、飞利浦、意法策略组成为期5年的技术研发联盟，合作开发新一代IC工艺与系统单芯片（SoC）解决方案，于法国Crolles研发中心Crolles2进行，尔后再扩大至各公司研发部门。
摩托罗拉将贡献其绝缘层覆硅（SOI）、嵌入式磁电阻式随机存储内存（Magnetoresistive Random Access Memory：MRAM）与高阶铜工艺金属互连层（copper interconnect），原本预计2002年第四季度小量试产90纳米零件，并在2004年年底推出65纳米的样品零件。
日本日本经济产业省及11家半导体厂商共同执行的Asuka 90纳米试产线，计划投入资金2.43亿美元。
Asuka计划的成员包括富士通、日立、松下（Matsushita）、三菱（Mitsubishi）、NEC、冲电气（Oki）、罗沐（Rohm）、三洋（Sanyo）、夏普（Sharp）、SONY及东芝等国际厂商。
试产线希望能以成员的原有设备为基础，并以此降低设置成本，投产时间定于2003年，试产线以12英寸晶圆生产线为主。
试产成功之后，成员可以得到新工艺的授权，建立自己的12英寸晶圆生产线，或是直接在试产线现址增建其它生产线，再为成员代工生产晶圆。
韩国SamsungSamsung将90纳米DRAM工艺应用于12英寸生产线，量产512MB、1GB DRAM及Flash，三星于2002年9月宣布90纳米工艺成功试产2G Flash，预计将于2003年第三季度量产并将月产能扩增至2万片。
此外，三星新计划的12英寸生产线S1 Line也将在2003年下半年开始装机，预计于2004年上半年投产。
该12英寸生产线从一开始即采用90纳米工艺。
市场需求去年，各半导体大厂如火如荼地展开90纳米技术的研发工作。
目前在内存、微处理器、通讯网路等领域均已获得初步成绩，包括Intel的32MB SRAM、P4微处理器、三星的2G Flash、TI的无线数字IC及IBM 的高阶ASIC等。
不过，这些都属于研发阶段，距离真正量产还有一段路要走。
90纳米技术真正能被市场大量应用，预计还需要3～4年的时间。
从晶圆代工的角度来看，0.18微米转换至0.13微米工艺量产时间花了3～4年，且目前0.13微米工艺仅应用在高阶IC。
而0.13微米工艺转换至90纳米同样的至少也需要3年左右的时间。
预计内存产品将最早应用90纳米技术在一般商品化产品中，DRAM制造厂将最早进入大规模量产。
90纳米的挑战■ 工艺挑战迈入90纳米的技术，半导体前段工艺中的晶体管漏电(leakage)问题、SOI技术、光刻技术及后段工艺中的低介电质材料问题，都使厂商面临挑战。
因为线宽越来越细，晶体管漏电问题将更加严重，晶圆厂必须寻找新工具或方法，以防止电流跨闸外漏。
台积电在90纳米工艺的解决办法是将氮注入晶体管的闸极。
此外，传统硅晶圆材料也将面临挑战，纯硅晶圆会因为晶体管尺寸的缩小而产生闭锁效应，SOI工艺的好处除了可避免闭锁效应外，还包括省电、高速、耐高温、尺寸较小、工艺简单等，因此IBM早于1998年就将SOI技术导入0.22微米工艺，应用产品是服务器CPU。
至于90纳米SOI工艺，目前技术未臻成熟，瓶颈在于量测方法。
130纳米以前的工艺，氟化玻璃是厂商最多采用的介电质材料，其K值介于3.7～2.8；进入130纳米以后的先进工艺，则由于氟化玻璃的介电值过高，无法满足快速导电的需求。
低介电质(Low-K)材料是90纳米技术最大的挑战，工艺有旋涂（spin-on）技术及化学气象沈积(CVD)技术。
在化学气相淀积技术方面，有AMD、Motorola、台积电是采用应用材料的CVD解决方案黑钻石（Black Diamond），而TI、联电、特许半导体则采用Novellus的CVD 工艺方案Carol。
旋涂技术的拥护者中，IBM、富士通、Infineon、Sony 采用道康宁（Dow Corning）的低介电值材料。
进入90纳米工艺以后，仍须继续寻找K值(2.7～2.4)介电常数更低的材料。
但是，新一代的低介质材料特性仍难掌握，工艺中的抗热性、化学性及延展性等材料稳定度的要求条件上仍须改良。
光刻工艺也是挑战之一，130纳米节点的光刻工艺可采用口径为0.65的248纳米扫描仪。
但进入90纳米后，248纳米工艺扫描仪只能用在技术层次较低的层（layer），重要且高难度的光刻层需光源波长193纳米的扫描设备才能完成。
另外，镜头对于扫描设备来说是最重要的零部件，镜头越精密，设备的制造越困难。
从另一角度来说，晶圆厂的光刻工艺因为线宽越小，非常强调工艺对准(alignment)的准确度，大幅提高光刻工艺的困难度。
摩尔定律对于半导体效能每18个月晶体管增加2倍的论点，在近几年越来越难于维持，因为从0.18微米至0.13微米的量产转换时间长达3～4年，时间比摩尔定律规范的时间拉长不少，预计0.13微米至90纳米的量产之路，时间将拖的更长，也更为艰辛。
■ 经济因素的挑战半导体工艺是否能推进到90纳米，已非由技术进步与否决定，而是在于各厂商能否有能力花下大笔资金，购买设备，使得技术层次推进到90纳米。
由于半导体工艺中最关键的步骤——光刻工艺需采用193纳米等级的扫描设备，供货商如ASML、Nikon、Canon每家公司一年产出的机台数仅有2～3台，相当有限，就算晶圆厂有资金，也不见得能够买到设备，这也提高了进入90纳米的障碍。
90纳米技术除了工艺障碍高，工艺成本也是大挑战，一套130纳米掩膜的价格约在65万美元，对IC设计公司导入新产品设计来说，已经是相当大的现金流量挑战，90纳米的掩膜金额更是惊人，一套约要150万美元，这是90纳米被市场接受的一大障碍。
半导体业界预测，最先采用90纳米掩膜的可能是内存厂商。
内存厂商是做量产的生意，掩膜的价格对内存厂商而言不十分重要。