中规模集成计数器应用

R 对 d 要求
1 1 1 1 1 1 1 1 1 1 0 1
(X)
F X C
3 参考设计—异步十进制
Rd Q nQ n n n 1 0 Q3 Q2 00 01 11 10 00 1 1 1 1
01 1 1 1 1 11 × × × × 10 1
1 × 0
“1” “1”
“1”
R =Q Q d 3 1
由于异步电路存在“毛刺”，容易产生误动作， 因此，解决这一问题的根本方法是采用同步时序 电路来设计60进制计数器。
F X C
与门电路产生的竞争冒险
F X C
在十位计数器的1脚(清零端)接滤波电容
0.1µF
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注意事项

在调试时，应分阶段连接调试，一步一步地进 行。例如，先连接好个位的十进制计数器，电 路工作正确后，再接十位的计数器。两者都正 常后，再将60进制计数器连接起来。采用这种 能较容易地发现问题并排除故障。
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3 参考设计—置数法:(0011~1000)
初态Qn Q2 Q1 Q0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 次态Qn+1 Q3 Q2 Q1 x x x x x x x x x 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 0 0 1 x x x x x x x x x Q0 x x x 0 1 0 1 0 1 x x x
译码显示电路
二极管应连电阻以防电 流过大烧坏。 实验箱上已将译码器和 数码管连接好。 实验箱上数码管为共阴 极，但原理是相同的。
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4 实验注意事项
实验箱1秒脉冲驱动能力不足，注意缓冲 手动CP脉冲不可用数据开关输入，而要用逻 辑开关 IC不用的输入端一般不可悬空，要接固定电 平，尤其清零端必须的 设计时注意清零和置数,同步或异步
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3 参考设计-置数法
D3, 2 Q nQ n n n 1 0 Q3 Q2 00 01 11 10 00 × × × ×
Ld Q nQ n n n 1 0 Q3 Q2 00 01 11 10 00 × × 1 ×
Байду номын сангаас
01 1 1 1 1 11 × × × × 10 0 × × ×
L =Q d 3
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（二） 数字钟设计 1 实验目的
掌握中规模集成计数器的应用 掌握应用中规模集成计数器设计大容量 计数器的方法 掌握多级时序电路的调试方法
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2 实验预习内容
熟悉中规模集成器74LS161逻辑功能 两片级联设计60进制加法计数器 两片级联设计24进制加法计数器 60进制和24进制级联构成数字钟 查阅74LS00和74LS161的引脚排列图
01 × × × × 11 × × × × 10 0 × × ×
D3 = D2 = 0
用置数法设计余3码的6进制加法计数器:(0011~1000)
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3 参考设计-置数法
D1,0 Q nQ n n n 1 0 Q3 Q2 00 01 11 10 00 × × × ×
01 × × × × 11 × × × × 10 1 × × ×
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3 参考设计
74LS161构成的10进制和6进制计数器
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3 参考设计(续1)
8421BCD编码的60进制计数器
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3 参考设计(续2)
8421BCD编码的24进制计数器
用74LS00
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3 参考设计(续3)
数字钟整体结构
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3 参考设计(续4)
芯片脚排列
L d
Q3 0 0 0 0 0 0 0 0 1 1 1 1
D3 D2 D1 D0 x x x x x x x x x x x x x x x x 0 0 x x x x x x x x x x x x x x 1 x x x x x x x x x x x 1 x x x
x x x 1 1 1 1 1 0 x x x
Q2Q1Q0 100 → 110 → 010 ↓ ↑ 101 ← 001 ← 011
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10进制计数器VHDL编程
LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; ENTITY mode10_v IS PORT(Load,Ent,Enp,Clrn,Clk : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(3 downto 0); Q : OUT STD_LOGIC_VECTOR(3 downto 0); Co : OUT STD_LOGIC ); END mode10_v; ARCHITECTURE a OF mode10_v IS SIGNAL tmp : STD_LOGIC_VECTOR(3 downto 0); BEGIN
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3 实验调试内容
检查并测试门电路 74LS00的逻辑功能 检查并测试所有计数器 74LS161逻辑功能 用一片74LS161设计10进制计数器 用一片74LS161设计6进制计数器 10制计数器和6进制级联构成60进制秒计数器
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3 实验调试内容(续)
用同样方法设计60进制分计数器 用二片74LS161设计24进制时计数器 将秒60制计数器,分60制计数器和24进制时 计数器级联构成数字钟 加入秒脉冲观察数字钟功能
查阅74LS00和74LS161的引脚排列图
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3 实验调试内容
检查并测试计数器 74LS161的逻辑功能 连接10进制加法计数并测试逻辑功能 (手动和波形观察) 连接6进制加法计数并测试逻辑功能 (手动和波形观察)
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3 参考设计
74LS161管脚
L
P264 图8.21
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PROCESS (Clk) BEGIN IF (Clk'event AND Clk='1') THEN IF Clrn='0' THEN tmp <= "0000"; ELSIF Load='0' THEN tmp <=D; ELSIF (Ent AND Enp)='1' THEN IF tmp="1001" THEN tmp<="0000"; ELSE tmp <= tmp+1; END IF; END IF; END IF; END PROCESS ; Q <= tmp; Co<= (tmp(0) AND tmp(3)AND Ent); END a;
步步为营的接线和调试方法（称为自下而上），
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实验报告(包括P266P348五、实验报告部分内容）
实验目的、实验所需器材。 记录实验数据。 译码显示电路的功能测试结果； 74LS161的功能测试结果； 10进制和6进制计数器的测试结果（包括测试 波形）； 记录实验调试过程、遇到问题及解决情况。
实验箱的因素（5V电源稳压性能、时钟边沿特性不佳、 芯片矩离太远等） 接线布局等因素引入干扰（接线太长、层叠太多、引 脚悬空等）
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60进制遇到问题的解决方法
改善接线布局以减少干扰（换短的电线、层叠在3 层以下、置数L接高电平、芯片电源处接滤波电容， 或重新接一次）； 在十位计数器的1脚（清零端）接滤波电容；
0 1 0 1 0 1 0 1
8 9 10 11 12 13 14 15
清零：清零端加负向脉冲或接地。未用时接电源！
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译码器、数码管
g f 阳极 a b
公共
BI/ RBI LT RBO
e d公共 c h
阳极
译码器74LS247 P262 图8.20
共阳极数码管 P261 图8.19
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0 1 2 3 4 5 6 7
0 0 0 0 0 0 0 0
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 1 2 3 4 5 6 7
8 9 10 11 12 13 14 15
1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
实验6中规模集成数器的应用和数字钟设计 P260实验5、P346实验26
浙江大学电工电子教学中心
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（一）中规模集成数器的应用
1 实验目的
熟悉中规模集成计数器 应用单片集成计数器设计N进制计数器 掌握集成计数器的调试方法
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2 实验预习内容
熟悉中规模集成器74LS161逻辑功能 用清零法设计10进制加法计数器
L
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4 实验注意事项
实验箱1秒脉冲驱动能力不足，注意缓冲 手动CP脉冲不可用数据开关输入，而要用逻 辑开关 FF不用的输入端一般不可悬空，要接固定电 平，尤其清零端必须的
掌握分级调试方法
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60进制可能遇到的问题 有些同学在10进制和6进制都正确且接线经
检查无误后，仍然出现60进制计数错误的情况。 其原因可能是：


3 参考设计—异步十进制
初态Qn Q3 0 0 0 0 0 0 0 0 1 1 1 1 Q2 Q1 Q0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 次态Qn+1 Q3 Q2 Q1 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 0 0 1 0 1 0 0 0 x x x Q0 1 0 1 0 1 0 1 0 1 0 0 x