FPGA配置及片内调试技术
FPGA配置启动详解系列（一）——配置文件详解-屋檐下的龙卷风-博客园
FPGA配置启动详解系列（一）——配置文件详解-屋檐下的龙卷风-博客园FPGA下载文件在实为装载数据到内部配置RAM中，然后初始化FPGA整个电路连线以及设置片内LUT的初始值，一个系统无论大小都会初始化整片FPGA，所以在同一款芯片中无论什么设计，下载文件大小都为固定值如下图所示，和MCU不一样，MCU会随着程序大小不一样产生二进制下载文件大小不一，两种下载含义也不一样，FPGA 为配置电路版图，MCU为配置Flash。
AlteraFPGA包含多种下载格式文件，其中最常用的即为SOF文件和POF文件，但是无论什么格式的下载文件，最终下载到FPGA中的文件都为.rbf的原始二进制文件，cycloneIII的下载文件数据大小在不同芯片中的字节数如下图所示：360pskdocImg_0_xyz下面详细介绍ALTERA各种配置文件文件总类：1.SRAM配置文件（SOF）SOF文件为在线直接烧写FPGA配置区，采用可以采用JTAG和PS模式下载。
Quartues自动默认生成。
2.Programmer文件（POF）POF文件用于对ALTERA的配置芯片进行数据下载时候使用，Quartues自动生成。
3.原始二进制文件（RBF）RBF文件是芯片配置的原始二进制文件和一些控制码，任何格式的配置文件最终下载到EPCS中的都为RBF文件。
4.原始编程数据文件（RPD）RPD为包含cyclone系列芯片二进制位流数据和配置数据的二进制文件的合成文件，很少使用到，必须通过转换得到，不建议转成出RPD。
5.HEX文件HEX文件不能直接对FPGA进行配置，只能通过第三方编程器对HEX进行解析后把数据区烧写到EPCS中。
6.JAM文件JAM文件时用来存储器件变成信息的ASCII文本文件。
7.JBC文件JBC文件时和JAM一样的二进制文件，未使用过。
以上文件除了SOF和POF文件软件自动生成，其余文件都有Quartues->File->Convert Programming Files进行转换生成。
Gowin FPGA产品JTAG配置手册说明书
Gowin FPGA产品JTAG配置手册TN653-1.07, 2019-11-18版权所有© 2019广东高云半导体科技股份有限公司未经本公司书面许可，任何单位和个人都不得擅自摘抄、复制、翻译本文档内容的部分或全部，并不得以任何形式传播。
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目录目录 (i)图目录 (iii)表目录 (iv)1 关于本手册 (1)1.1 手册内容 (1)1.2 适用产品 (1)1.3 相关文档 (1)1.4 术语、缩略语 (2)1.5 技术支持与反馈 (2)2 配置和烧录（Configuration&Programming） (3)2.1 JTAG配置模式 (3)2.2 配置流程 (5)2.2.1 JTAG引脚定义 (5)2.2.2 TAP状态机 (5)2.2.3 TAP复位 (5)2.2.4 指令寄存器和数据寄存器 (6)2.2.5 读取ID CODE实例 (7)2.2.6 配置SRAM流程 (9)2.2.7 读取SRAM的流程 (12)2.2.8 擦除内部Flash (14)2.2.9 编程内部Flash流程 (18)2.2.10 读取内部Flash流程 (22)2.2.11 背景烧录（Background Programming） (25)2.2.12 编程外部Flash (27)2.2.13 读取Status Register 0x41 (31)2.2.14 读取User Code 0x13 (32)2.2.15 重加载0x3C (32)2.2.16 擦除SRAM 0x15 (32)3 例程文件 (33)图目录图2-1 JTAG配置模式连接示意图 (4)图2-2 TAP状态机 (5)图2-3指令寄存器访问时序 (6)图2-4数据寄存器访问时序 (6)图2-5读取ID Code状态机流程图 (8)图2-6读取ID Code指令-0x11访问时序 (8)图2-7读取ID Code数据寄存器访问时序 (8)图2-8配置SRAM流程 (10)图2-9 Tansfer Configuration Data过程示意 (11)图2-10读取SRAM的流程 (13)图2-11擦除GW1N-2(B)/4(B)/6/9，GW1NZ-1内部Flash擦除流程 (15)图2-12擦除GW1N-1(S)内部Flash流程 (17)图2-13编程内部Flash流程图 (19)图2-14 X-page编程流程图 (21)图2-15 Y-page编程流程图 (22)图2-16读取内部Flash流程图 (23)图2-17读取一个Y-page的过程 (24)图2-18 GW1N-4 Background Programming 流程图 (25)图2-19 Transfer JTAG Instrction Sample & Extest 流程图 (26)图2-20 JTAG接口编程外部Flash连接示意图 (27)图2-21采用config-mode[2:0]=011模式编程SPI Flash流程示意图 (28)图2-22 GW2A系列JTAG模拟SPI发送0x06指令时序图 (28)图2-23 GW1N系列JTAG模拟SPI发送0x06指令时序图 (29)图2-24采用Boundary Scan模式编程SPI Flash流程示意图 (30)表目录表目录表1-1术语、缩略语 (2)表2-1 JTAG配置模式管脚定义 (3)表2-2 Gowin FPGA IDCODE (7)表2-3发送指令过程中TDI和TMS的值变化 (7)表2-4器件SRAM地址数量和地址长度 (12)表2-5 JTAG的TCK频率要求 (14)表2-6 Readback-pattern / Autoboot-pattern (18)表2-7管脚状态 (29)表2-8 Status Register含义 (31)1关于本手册 1.1手册内容1关于本手册1.1手册内容本手册主要介绍Gowin FPGA产品的JTAG配置及烧录相关信息，包含JTAG配置模式、配置流程及相关例程文件。
fpga主要参数
fpga主要参数FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，具有灵活可重新配置的硬件特性。
它可以被程序员用于实现特定的电路功能，适用于各种不同的应用领域。
在选择使用FPGA时，有一些主要参数需要考虑。
以下是一些重要的FPGA参数及其详细说明。
1.逻辑单元数量：逻辑单元是FPGA的基本构建块，用于实现不同的逻辑功能。
逻辑单元的数量决定了FPGA的运算能力和复杂性。
当应用需要进行大规模的并行计算时，逻辑单元数量是一个关键参数。
2. 查找表数量：查找表（Look-Up Table，LUT）是FPGA中最小的逻辑单元。
它可以存储逻辑函数，并在需要时提供输出。
查找表数量越大，FPGA的灵活性就越高，可以实现更复杂的逻辑功能。
3.存储单元数量：存储单元用于存储数据和程序。
它可以是寄存器、存储器或分布式RAM等形式。
存储单元的数量决定了FPGA的数据处理能力和存储容量。
对于需要大量数据存储的应用，存储单元数量是一个重要的考虑因素。
4.I/O接口数量：输入/输出（I/O）接口用于与其他外部设备进行数据交互。
I/O接口数量决定了FPGA连接外部设备的能力，如传感器、存储设备、网络接口等。
对于需要大量连接的应用，例如通信系统或数据采集系统，I/O接口数量是一个重要的指标。
5.时钟频率：时钟频率表示FPGA在单位时间内完成的操作次数。
它决定了FPGA的工作速度和响应性能。
高时钟频率可以使FPGA更快地执行计算任务，但对电路设计和功耗管理提出了更高的要求。
适当选择时钟频率可以平衡FPGA的性能和功耗。
6.资源利用率：资源利用率是指FPGA上实际使用的逻辑资源占总资源的比例。
对于系统设计，资源利用率越高，系统的性能就越好。
低资源利用率可能意味着设计不充分或存在冗余。
因此，在选择FPGA时，需要考虑资源利用率，以确保最佳性能和资源利用。
7.功耗：功耗是FPGA运行时所消耗的能量。
基于FPGA数字系统的硬件调试技术
环境实时显示信号波形．两者 的引入可以有效地提
高基于 Ｆ Ｇ Ｐ Ａ数字系统的调试效率 ． 笔者分析Ｆ Ｇ ＰＡ
系统高度集成 ，一些关键 的信号只存在于芯片 内
部． 芯片更多的引脚和采用球栅阵列（ ｌ ｒ ， ｂ ｌ ａａ ａ 鲥ｄ ｒ ｙ Ｂ Ａ 封装 ，引脚连接特性无法以传统 的方法测 Ｇ ）
内置 信 号 发 生器 实 现 原 理 和 嵌 入逻 辑 分析 仪
Ｓ ｎｌ ｐ１ ｉ ａ ａ １的配置 ，并给出了研制 １ ｂ 光纤通道 ｇ Ｔ Ｇ／ ｓ 交换机过程中的系统硬件调试实例 ．
试． 调试作为系统硬件设计实现的最后环节， 成了
数字系统设计与实现 的难点之一 ． 联合测试行动小组Ｏ ｉ ｓａｔ ｎ ｏｐ ＪＡ ） ｏ ｔ ｔｃｏ ｕ ，Ｔ Ｇ ｎｔ ｉ ｇ ｅ ｒ 为了测试芯片引脚和连接特性制定了 ＪＡ Ｔ Ｇ边界扫 描协议 ，该协议后来成为 ＩＥ １９１标准 ． Ｅ Ｅ１４． Ｊ
关
键
词 ：信号发生器；逻辑分析仪；Ｆ Ｇ ；光纤通道交换机；调试 ＰＡ
中图分类号： Ｔ ９９ ＋ Ｎ １． ４ ６
文献标识码 ：Ａ
Ｈａｄ ｒ ｂ ｇ ｉｇ ｎＤ ｇｔｌ ｙｔｍ ａｅ ｎＦ ＧＡ ｒｗａｅ Ｄｅｕ ｇｎ ｉ ａ Ｓ ｓｅ Ｂ ｓｄｏ Ｐ ｏ ｉ
Ｚ ＥＮＧ ａ － ｈ ｎ 。 ＬＵＯ ｉｘ ａ ｇ Ｌｉ ｎ ｃ ｅ ｇ 一 Ｚｈ － ｉ ｎ
Ｓ ｉ ｎ ｅａ ｄＥｎ ｉ ｅ ｒｎ ｃｅ ｃ ｎ ｇ ｎ ｅ ｇ， ＨＵＳ ｉ Ｔ，Ｗｕ ａ ３ ０ ４ ｈ ｎ４０ ７ ，Ｃ ｉａ ｈｎ）
FPGA调试操作步骤
FPGA的JTAG烧写根据ALTERA官方FAE（现场应用工程师）的强烈建议，请注意不要随意带电插拔JTAG下载接口，否则会损坏FPG A芯片的JTAG口信号管脚。
现象：在排除了下载线的问题后，还是不能访问FPGA的JTAG口，那么很有可能你的FPGA芯片的JTAG口已经损坏。
此时请用万用表检查TCK，TMS，TDO和Tdi是否和GND短路，如果任何一个信号对地短路则表示JTAG信号管脚已经损坏。
原因分析：我们经常为了方便，随意插拔JTAG下载口，在多数情况下不会发生任何问题。
仍然有很小的概率因为热插拔而产生的JTAG口的静电和浪涌，最终导致FPGA管脚的击穿。
有人怀疑是否是D版的USB Blaster或者ByteBlasterII设计简化，去处了保护电路导致的。
但事实证明原装的USB B laster也会发生同样的问题。
我们怀疑是否是ALTERA的低端芯片为了降低成本，FPGA的IO单元没有加二极管钳位保护电路。
我们的建议：请大家尽量按照以下步骤进行板子和下载线的上电、下电顺序：上电顺序：1.在FPGA板子断电的情况下，插上JTAG下载线接口2.插上USB Blaster或者ByteBlasterII的电缆3.插上FPGA板子的电源下电顺序：1. 断开FPGA板子的电源2.断开USB Blaster或者ByteBlasterII的电缆3.断开JTAG下载线接口虽然上面的步骤有点繁琐，但是为了保证芯片不被损坏，希望大家按照上面的步骤来操作。
Altera：用户I/O：不用解释了。
配置管脚：MSEL[1:0] 用于选择配置模式，比如AS、PS等。
DATA0 FPGA串行数据输入，连接到配置器件的串行数据输出管脚。
DCLK FPGA串行时钟输出，为配置器件提供串行时钟。
nCSO（I/O）FPGA片选信号输出，连接到配置器件的nCS管脚。
ASDO（I/O）FPGA串行数据输出，连接到配置器件的ASDI管脚。
fpga jtag手册
fpga jtag手册
FPGA JTAG接口是一种串行接口，用于对FPGA内部逻辑进行调试、配置和测试等功能。
以下是FPGA JTAG接口的基本使用手册：
连接方式：将JTAG电缆的一端连接到FPGA开发板上的JTAG接口，另一端连接到PC上的JTAG调试器。
确保连接稳定，避免在调试过程中出现断线或接触不良的情况。
配置JTAG接口：在开始调试之前，需要配置JTAG接口的参数，例如波特率、数据位、停止位等。
这些参数需要根据目标FPGA设备和JTAG调试器的要求进行设置。
启动调试：打开JTAG调试器软件，选择正确的设备型号和连接方式，然后点击“开始调试”按钮。
此时，调试器将与目标FPGA建立通信连接，并进入调试状态。
加载配置文件：在调试过程中，可能需要将配置文件加载到目标FPGA中。
可以通过JTAG接口将配置文件传输到目标FPGA中，或者在调试器软件中选择相应的配置文件进行加载。
运行和停止调试：在调试过程中，可以通过调试器软件控制目标FPGA的运行和停止。
可以单步执行、步进执行或全速运行目标FPGA的程序。
同时，还可以在调试过程中设置断点、观察寄存器和内存等操作。
结束调试：当调试完成后，可以通过调试器软件结束调试会话，并关闭JTAG接口的连接。
需要注意的是，使用FPGA JTAG接口进行调试需要一定的技术背景和经验。
在调试过程中，需要仔细检查连接线和设备参数设置，避免出现通信错误或配置错误等问题。
同时，也需要遵守相关的安全操作规程，确保不会损坏目标FPGA 或造成其他安全问题。
FPGA配置方式及过程
1 FPGA器件有三类配置下载方式：主动配置方式（AS）和被动配置方式（PS）和最常用的(JTAG)配置方式。
主动串行（AS）由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，EPCS系列.如EPCS1,EPCS4配置器件专供AS模式，目前只支持Stratix II 和Cyclone系列。
使用Altera串行配置器件来完成。
Cyclone器件处于主动地位，配置器件处于从属地位。
配置数据通过DA TA0引脚送入FPGA。
配置数据被同步在DCLK输入上，1个时钟周期传送1位数据。
AS配置器件是一种非易失性、基于flash存储器的存储器，用户可以使用altera的ByteBlaster II 加载电缆、altera的“altera programming unit”或者第三方的编程器来对配置芯片进行编程。
它与FPGA的接口为以下简单的4个信号线：. 串行时钟输入（DCLK）：是在配置模式下FPGA内部的振荡器（oscillator）产生的，在配置完成后，该振荡器将被关掉。
工作时钟在20MHz左右，而fast AS方式下（stratix II和cyclone II支持该种配置方式），DCLK时钟工作在40MHz左右，在altera的主动串行配置芯片中，只有EPCS16和EPCS64的DCLK可以支持到40MHz，EPCS1和EPCS4只能支持20MHz。
. AS控制信号输入（ASDI）. 片选信号（nCS）；. 串行数据输出（DATA）。
多片配置：控制配置芯片的FPGA为“主”，其后面的FPGA为“从”。
主片的nCE需要直接接地，其nCEO输出脚驱动从片的nCE，而从片的nCEO悬空，nCEO脚在FPGA未配置时输出为低。
这样，AS配置芯片中的配置数据首先写到主片的FPGA中，当其接收到它的所有的配置数据以后，随即驱动nCEO信号为高，使能从片的FPGA，这样配置芯片后面的读出的数据将被写入到从片的FPGA中。
FPGA配置
16
串行时钟(DCLK)在配置结束后内部振荡器关闭。下表列出 了DCLK的输出频率。对于Cyclone II FPGA，通过MSEL[]可以 选择时钟为20MHz或40MHz。 配置的时间与配置文件大小以及DCLK的频率有关，关于AS 方式配置时间的估算请见下一小节。
器件 Cyclone Cyclone II
VCC VCC VCC VCC
R1 10k 10k
R2 JTAG接 口 1 3 5 7 9 2 4 6 8 10
VCC (1)
Cyclone(Cyclone II) FP GA
nCE nSTATUS CONF_DONE nCONFIG MSEL0 MSEL1 DATA0 DCLK TCK TDO TMS TDI
12
另外，不同型号FPGA的配置文件大小不同，下表中列出了FPGA在
不压缩情况下二进制配置文件(.rbf)的最大大小。设计者可以根据配置文 件的大小来选择合适的配置器件和其它存储器。并可使用压缩功能，来
减小配置文件的大小。
器件类型 器件型号 EP1C3 数据大小（Bits） 数据大小（Bytes） 627,376 78,422
18
2.2 主动串行配置(AS)的配置时间估算
主动串行配置时间为串行配置器件数据传送到FPGA的时间，
这取决于DCLK的频率以及配置文件的大小。 以Cyclone EP1C6器件为例，非压缩的.rbf格式配置文件的
大小为1167216位、DCLK最低频率为14MHz(71ns)，则最大
配置时间为： 1167216*71ns＝82872336ns≈83ms
1. FPGA配置
配置(configuration)是对FPGA的内容进行编程的过程。 每次上电后都需要进行配置是基于SRAM工艺FPGA的一个特
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FPGA配置及片内调试技术北京理工大学雷达技术研究所陈禾主要内容边界扫描原理 FPGA配置的基本方式 高级配置环境 基于嵌入式处理器的配置技术 基于Internet的可重构逻辑实现 ChipScope Pro片内调试系统 FPGA最小系统边界扫描原理IEEE Standard 1149.1 - Test Access Port and Boundary-Scan ArchitectureJTAG是JOINT TEST ACTION GROUP组织 最初提出的，最终由IEEE批准并且标准化的。
IEEE 1149.1一般也俗称JTAG调试标准。
在JTAG调试标准当中，边界扫描 （Boundary-Scan）是一个很重要的概念。
边界扫描技术的基本思想是在靠近芯片的输 入输出管脚上增加一个移位寄存器单元。
因 为这些移位寄存器单元都分布在芯片的边界 上（周围），所以被称为边界扫描寄存器 （Boundary-Scan Register Cell）。
边界扫描原理FPGA配置的基本方式Xilinx 的FPGA 基于易失的SRAM 工 艺，器件在被关电后将会丢失配置。
FPGA 通常使用一个外部的如PROM 的 存储器件，防止电源掉电后丢失配置数 据。
FPGA 也可以通过电缆进行编程而 不需要外部存储器件。
Xilinx 的PROM 器件是非易失的器件，通常被用来为 Xilinx 的FPGA 存储配置数据，这些器件 有两种不同的类型：一次可编程（OTP）的PROM 在系统可编程（ISP）可重新编程的 PROM或FlashFPGA配置在系统设计中，通过模式引脚来选择配 置模式其中M2、M1和M0是专用引脚 HSWAP_EN和配置模式引脚配合使用， 决定IO引脚在配置过程中是否具有上拉 功能。
在默认情况下，HSWAP_EN被设 置为高，此时在配置过程中关闭I/O引脚 的上拉功能，当其被设置为低时，I/O引 脚具有上拉功能。
FPGA配置其他专用配置引脚是CCLK、DONE、 PROG_B、TDI、TDO、TMS、TCK，当选择 某些配置模式时，CCLK可以作为FPGA的信 号输出引脚使用，也可作为外部时钟的输入信 号，这些引脚使用辅助电源(VCCAUX)。
如果Persist选项被选中，即使设备配置己经 完成，这些配置引脚仍然保持配置功能，这个 功能在动态重构设计应用中非常有用。
如果此 选项未被选中，这些配置引脚中除CCLK、 PROB_B和DONE外，在配置完成后，可以作 为用户I/O口使用。
常用的配置管脚FPGA配置基本流程清除配置存储器 初始化 加载配置数据 器件启动FPGA配置基本流程Virtex-II配置流程FPGA基本配置详细流程|上电（Power-Up）z VCCINT电源引脚必须用1.5V 的电源供电。
Bank4的VCCO和VCCAUX作为逻辑逻必须提供给Power-On-Reset(POR)电路，即使不使用这个Bank。
|清除配置存储器z上电完成后，配置存储器将会被自动清空。
当清空配置存储器的动作完成时，INIT_B引脚变为高电平。
z PROG_B输入上的逻辑低电平将会复位配置逻辑，并且使FPGA保持在清空配置存储器的状态。
只要PROG_B引脚保持低电平，则FPGA 将继续清空它的配置存储器并使INIT_B信号保持为低电平以表明配置存储器在被清空。
z当PROG_B被释放时，FPGA 将继续使INIT_B保持为低电平，直到完成清空所有的配置存储器。
FPGA基本配置详细流程|初始化(Initialization)z INIT_B管脚被释放，FPGA采样配置模式管脚状态，启动相应的配置模式，配置过程开始。
可以通过保持INIT_B为低来延迟配置过程的开始。
FPGA 在INIT_B 信号的上升沿检测其模式引脚。
INIT 信号变为高电平后，配置就可以开始了，不需要额外的暂停或等待周期，但是配置过程不必在INIT_B变化之后立即开始。
配置逻辑只有在来自位流的同步字被载入时才开始处理数据。
|载入配置数据z一旦配置开始，FPGA开始接收数据帧，同时进行CRC校验。
CRC检验成功，则进行器件启动流程。
如果CRC检验失败，INIT_B变低，指示CRC校验错误，必须重新把PROG_B管脚拉低，以重新开始配置。
也可以通过电源复位来重新配置PFGA。
如果校验成功，有五种方式可以加载配置数据。
FPGA基本配置详细流程|器件启动(Device Startup)z Device startup是配置和器件正常工作之间的过渡状态。
启动过程分为8步。
这个时序期间将会释放DONE 引脚（变为高电平）,激活I/O。
这时，FPGA 就被激活，并根据所载入的设计工作。
|配置引脚z在FPGA 中有一些管脚是指定给配置用的，一些管脚是配置功能专用的(CCLK、PROG_B、DONE、M2、M1和M0，由VCCAUX供电)，而另外一些则是具有双重功能的管脚(D0/DIN、D1:D7、CS_B、RDWR_B、BUSY/DOUT 和INIT_B，由VCCO供电)，在配置后可以被用作用户I/O。
在配置期间，所有配置用管脚均设置为LVTTL标准。
Virtex-II 支持5种配置模式，配置引脚M0、M1、M2。
配置引脚M0、M1、M2与配置模式的关系配置模式配置模式|JTAG 是一个工业界标准的串行编程模式。
来自电缆、微处理器或其它器件的外部逻辑被用来驱动特定的JTAG 引脚：测试数据输入（TDI）、测试模式选择（TMS）和测试时钟（TCK）。
由于它的标准化性和可以通过同样的四个JTAG 脚编程FPGA、CPLD、PROM。
在这种模式下，每个TCK 载入一个比特的数据。
|SelectMAP模式允许通过一个字节宽的端口并行读写。
在这种模式下每个CCLK 周期载入一个字节数据。
这种模式通常用于配置速度相关比较关键的应用。
配置模式|主串模式是FPGA 配置的一个最简单的方法。
FPGA 下载来自串行PROM 的配置数据，CCLK由FPGA 提供。
FPGA 提供所有的控制逻辑。
在该模式下，数据在每个CCLK 周期被载入一个比特。
|从串模式利用外部的时钟，如来自微处理器或另外的FPGA的CCLK，允许以菊花链方式配置。
在该模式下，数据在每个CCLK 周期被载入一个比特。
配置模式配置模式SPI：串行外设接口BPI：字节宽度外设接口串行配置模式|在串行配置模式下，FPGA 通过在每个CCLK 周期载入一个比特的方式配置，每个数据字节的最高位先被写到DIN 引脚。
|在主串模式下，FPGA 驱动CCLK 引脚z主串模式是为使FPGA 能通过串行PROM 进行配置而设计的。
CCLK 的速度可以通过BitGen选项选择。
|在从串模式下，FPGA 的CCLK 引脚由外部时钟源来驱动z从串配置模式使得FPGA可以从其它的诸如微处理器的逻辑器件配置或者通过菊花链方式配置。
主/从串行配置模式电路框图串行配置模式主/从串和边界扫描(JTAG) 组合模式|主/从串和边界扫描（JTAG）模式是Virtex系列最常采用的配置模式。
|主/从串模式和边界扫描（JTAG）模式的组合给了用户一个灵活的易于调试的并可以有多种配置方法的装置。
z工作于主串模式的主FPGA从PROM中获得配置数据z工作于从串模式的从FPGA通过菊花链从主FPGA中获取配置数据。
通过菊花链可以配置多个FPGA 器件。
z边界扫描（JTAG）模式提供了在系统编程支持，使得在原型验证阶段配置一个链时有灵活性。
主/从串和边界扫描模式组合的硬件连接主/从串和边界扫描(JTAG) 组合模式|菊花链中的FPGA的各自的位流文件需要使用iMAPCT或PROMgen工具来合成一个PROM 文件。
简单地将各个PROM 文件串接起来并不能形成一个菊花链位流。
|在链中的第一个器件最先被配置。
直到所有的数据帧、启动命令和CRC 校验被载入后，才有数据传递到DOUT 引脚上。
CRC只校验当前器件，而不是链中的其它任何器件的数据。
第一个数据流载入完成后，下一个器件的数据被载入。
SPI配置模式SPI配置模式SPI配置模式与配置相关的一些设计考虑因素|如果在一个配置链中有多片FPGA/CPLD/(ISP) PROM，考虑加一些跳线器来隔离器件以便每片器件可以分别载入和调试。
|确保像对待其它高速时钟一样对待配置或边界扫描（JTAG）时钟。
|要有使用跳线器将模式引脚设置为不同值的能力。
|对于高速设计，建议做板级开关特性仿真以确保没有反射或地弹问题。
|未用的I/O 可以被设置为输出并接地以给器件增加额外的接地。
|如果有空间，可以在DONE引脚上加LED以便可以确定FPGA有没有被配置。
与配置相关的一些设计考虑因素|在关键的配置引脚（如INIT_B、DONE 等）上加测试点以便了解状态信息。
|不要过载配置信号。
检查配置信号的扇出/ 扇入负载。
|在你的时钟源上加输出使能（OutputEnable）。
这样可以允许你在配置期间停止系统时钟来减小串扰和其它噪声。
|了解开关噪声。
它可能导致在设计进程中的擦除时间或编程时间的延长，特别是对于长链。
|确保VCC 值位于正被使用的器件的允许值之内|不要将普通的设计信号加在配置引脚上。
高级配置环境|FPGA应用的迅速增长导致FPGA配置技术成为一个新的发展焦点。
z当系统中只使用一、两片FPGA时，只需一个配置流文件对专用的PROM进行配置，这是一种既迅速又简单的配置方案。
在这种情况下，PROM所占PCB板空间的缺点被速度和实现的简便所抵消。
z但在多片FPGA的应用中，由于对配置灵活性要求的提高，使得利用多片专用PROM很难操纵。
高级配置环境|System ACE(System Advanced Configuration Environment)系列解决方案是为了满足对不断增长的灵活性、高密度存储和配置控制的需要。
z所有的System ACE产品都支持多数据流处理、FPGA的微处理器核以及通过网络的系统重构和升级。
z它们也提供了可简单地重构和重用的配置平台、同系统处理器的内建接口以及对整个系统的集中配置能力，简化了调试并缩小了电路板空间。
z System ACE的3种产品系列分别是SystemACE CF、System ACE MPM和System ACESC。
System ACE CFSystem ACE CFSystem ACE MPM|System ACE Multi-Package Module(MPM)是一个整合的组件解决方案，它包括FPGA 和PROM组成的配置控制组件和一个AMD 的Flash作为配置存储组件，最终组合为一个封装为BG388的模块。
|这一整合的组件解决方案通过尽可能减少实现配置所需要的部件的数量来简化电路的设计和制造。