数字钟的设计.EDA课程设计
eda数字时钟课程设计论文
eda数字时钟课程设计论文一、课程目标知识目标：1. 理解数字时钟的基本原理，掌握EDA工具的使用方法。
2. 学习数字时钟设计的基本流程，包括时钟信号生成、分频、计数等模块的设计与实现。
3. 了解数字时钟的显示原理，掌握七段显示译码器的应用。
技能目标：1. 培养学生运用所学知识进行数字电路设计的能力。
2. 培养学生运用EDA工具进行电路仿真、调试的能力。
3. 培养学生团队协作、沟通表达的能力。
情感态度价值观目标：1. 激发学生对电子设计的兴趣，培养创新意识和动手能力。
2. 培养学生严谨的科学态度，注重实验数据的真实性。
3. 增强学生的自信心，勇于面对和解决问题。
本课程针对高年级学生，结合学科特点和教学要求，将目标分解为具体的学习成果。
课程性质为实践性较强的设计课，注重培养学生的实际操作能力和团队合作精神。
通过本课程的学习，学生能够掌握数字时钟设计的基本方法，提高电子设计能力，培养良好的情感态度价值观。
二、教学内容本课程教学内容主要包括以下三个方面：1. 数字时钟原理及设计流程- 了解数字时钟的基本原理，包括时钟信号、分频器、计数器等组成部分。
- 学习数字时钟设计的基本流程，结合教材相关章节，进行实例分析。
2. EDA工具的使用- 介绍EDA工具的基本功能，如原理图绘制、仿真、PCB设计等。
- 结合教材，学习使用EDA工具进行数字时钟电路的设计与仿真。
3. 数字时钟电路设计与实现- 分析并设计数字时钟的各个功能模块，如时钟信号生成、分频、计数、显示等。
- 结合教材章节，进行具体电路设计，列举所需元器件及参数。
教学进度安排如下：1. 第一周：数字时钟原理及设计流程学习。
2. 第二周：EDA工具的使用方法及操作练习。
3. 第三周：数字时钟电路设计与实现，包括各功能模块设计和整体调试。
教学内容注重科学性和系统性，结合教材章节，使学生能够循序渐进地掌握数字时钟的设计方法。
同时，通过实践操作，提高学生的动手能力和实际应用能力。
eda数字钟的设计课程设计
eda数字钟的设计课程设计一、课程目标知识目标：1. 让学生掌握EDA技术的基本原理和应用；2. 使学生了解数字时钟的工作原理，掌握其设计方法；3. 帮助学生理解数字电路的基本组成，掌握常用数字电路元件的功能和使用方法。
技能目标：1. 培养学生运用EDA软件进行数字电路设计的能力；2. 提高学生动手实践能力，能够独立完成数字钟的搭建和调试；3. 培养学生分析问题和解决问题的能力，学会运用所学知识解决实际工程问题。
情感态度价值观目标：1. 激发学生对电子工程领域的兴趣，培养其探索精神和创新意识；2. 培养学生良好的团队合作精神和沟通能力，学会在团队中发挥个人作用；3. 培养学生具备严谨的科学态度，注重实践操作的安全性和环保意识。
分析课程性质、学生特点和教学要求，本课程旨在通过数字钟的设计与实现，使学生在掌握基本理论知识的基础上，提高实践操作能力和创新设计能力。
课程目标具体、可衡量，便于学生和教师在教学过程中明确预期成果，为后续的教学设计和评估提供依据。
二、教学内容本课程教学内容主要包括以下三个方面：1. EDA技术基本原理：- EDA软件的使用方法与操作流程；- 常用数字电路元件的原理与功能；- 数字电路设计的基本步骤和技巧。
2. 数字时钟工作原理与设计方法：- 数字时钟的基本组成和各部分功能；- 时钟信号的产生、分频和计数原理；- 数字钟电路图设计及仿真分析。
3. 实践操作与调试：- 数字钟电路的搭建与连接；- 调试过程中故障分析与解决；- 数字钟功能测试与性能优化。
教学内容根据课程目标制定，具有科学性和系统性。
教学大纲明确，教学内容安排和进度如下：1. EDA技术基本原理（2课时）2. 数字时钟工作原理与设计方法（3课时）3. 实践操作与调试（4课时）教学内容与教材章节关联紧密，确保学生能够将所学理论知识与实际操作相结合，提高综合运用能力。
三、教学方法针对本课程的教学目标和学生特点，采用以下多样化的教学方法：1. 讲授法：教师通过PPT、板书等形式，系统讲解EDA技术基本原理、数字时钟工作原理与设计方法等理论知识。
EDA课程设计数字闹钟
EDA课程设计数字闹钟一、教学目标本课程旨在通过数字闹钟的设计与实现，让学生掌握EDA（电子设计自动化）的基本原理和方法，培养学生的实践能力和创新精神。
具体目标如下：知识目标：使学生了解数字闹钟的原理和结构，理解时钟芯片的工作原理，掌握EDA工具的使用方法。
技能目标：培养学生使用EDA工具进行数字电路设计的能力，提升学生的编程和调试技能，训练学生的团队协作和沟通能力。
情感态度价值观目标：培养学生对电子科技的兴趣和热情，增强学生解决实际问题的信心和勇气，培养学生负责任的工作态度和良好的团队合作精神。
二、教学内容本课程的教学内容主要包括数字闹钟的原理与设计、时钟芯片的工作原理、EDA工具的使用等。
1.数字闹钟的原理与设计：介绍数字闹钟的工作原理，包括时钟发生器、分频器、计数器等基本组成部分，以及如何实现闹钟功能。
2.时钟芯片的工作原理：讲解时钟芯片的内部结构和工作原理，使学生了解时钟芯片在数字电路中的应用。
3.EDA工具的使用：介绍常用的EDA工具，如Cadence、Altera等，讲解如何使用这些工具进行数字电路设计。
三、教学方法为了提高教学效果，本课程将采用多种教学方法，包括讲授法、案例分析法、实验法等。
1.讲授法：通过讲解数字闹钟的原理、时钟芯片的工作原理以及EDA工具的使用方法，使学生掌握相关知识。
2.案例分析法：分析实际案例，让学生了解数字闹钟设计的过程和注意事项。
3.实验法：让学生动手实践，使用EDA工具设计数字闹钟，提高学生的实践能力。
四、教学资源为了支持教学内容的实施，我们将准备以下教学资源：1.教材：选择合适的教材，如《数字电路与EDA技术》等，为学生提供理论支持。
2.多媒体资料：制作课件、视频等多媒体资料，丰富教学手段，提高学生的学习兴趣。
3.实验设备：准备实验设备，如计算机、EDA工具软件、开发板等，为学生提供实践平台。
4.网络资源：利用网络资源，为学生提供更多的学习资料和实践案例，拓宽学生的视野。
EDA课程设计报告电子钟
EDA课程设计报告电子钟EDA课程设计报告——数字钟设计班级:学号:姓名:一、设计任务设计一台能显示时、分、秒的数字钟。
具体要求如下:（1）由实验箱上的时钟信号经分频产生秒脉冲;（2）计时计数器用24进制计时电路;（3）可手动校时, 能分别进行时、分的校正;（4）整点报时;选做: 可设置闹时功能, 当计时计到预定时间时, 扬声器发出闹铃信号, 闹铃时间为4s, 并可提前终止闹铃。
二、试验目的（1）掌握时十进制、六进制和二十四进制计数器的设计方法。
（2）掌握多位计数器相连的设计方法。
（3）掌握多位共阴极扫描显示数码管的驱动及编码。
三、总体设计方案本数字系统实现数字钟的基本的计时功能, 输入8Hz的时钟, 经过分频产生1Hz的时钟信号, 采用24/12小时制计时, 能显示时、分、秒。
本系统还具有校正功能, 能够进行时分的校时, 当计时器运行到59分59秒开始报时, 另外还能够设定闹钟, 当按下闹铃开关时, 可在规定时间闹铃, 当开关复位时, 闹铃停止。
本数字钟实际上是一个对频率(1Hz)进行计数的计数电路。
由于计数的起始时间不可能与标准时间一致, 故需要在电路上加一个校时电路, 同时分频后的1Hz时间信号必须做到准确稳定。
一般使用石英晶体振荡器电路构成数字钟。
数字钟的基本组成本数字钟的实现可分为以下几个模块:(1) 秒计数模块: 秒计数, 在频率为1Hz的时钟下以60次为循环计数, 并产生进位信号影响分计数;(2) 分计数模块: 分计数, 在秒进位信号为高电平时, 计数一次, 同样以60次为一个循环计数, 同时产生分进位信号影响时计数;(3) 时计数模块: 时计数, 在分进位信号为高电平时, 计数一次, 以24/12次为一个循环计数;(4) 频率产生模块: 产生8Hz的计数频率, 经过分频得到1Hz 频率;(5) 时间显示模块: 数码管经过动态显示, 同时进行一定频率的扫描显示时, 分, 秒。
(6) 时间设置模块: 设置调试使能端, 能够调时, 分, 秒。
eda课程设计数字钟
d: in std_logic_vector(7 downto 0);
fout: out std_logic);
end dvf;
architecture behav of dvf is
signal full: std_logic;
பைடு நூலகம்
begin
p_reg:process(clk)
variable cnt8: std_logic_vector(7 downto 0);
将标准秒信号送入“秒计数器”，“秒计数器”采 用60进制计数器，每累计60秒发出一个“分脉冲” 信号，该信号将作为“分计数器”的时钟脉冲。 “分计数器”也采用60进制计数器，每累计60分钟， 发出一个“时脉冲”信号，该信号将被送到“时计 数器”。“时计数器”采用24进制计时器，可实现 对一天24小时的累计。每累计24小时，发出一个 “星期脉冲”信号，该信号将被送到“星期计数 器”，“星期计数器” 采用7进制计时器，可实现 对一周7天的累计。工作原理图如图3.1所示。
数字钟的工作原理图
分频器电路
分频器电路将32768HZ的高频方波信号经 32768次分频后得到1Hz的方波信号供秒计数器 进行计数。分频器实际上也就是计数器。本次设 计是运用了CD4060分频器进行分频，分频电路 可提供512HZ和1024HZ的频率，在经CD4027 分频器进行一分频，为此电路输送一秒脉冲。
begin
if clk'event and clk='1' then --检测时钟上升沿
if cnt8= "11111111" then
eda课程设计数字钟实验
eda课程设计数字钟实验一、课程目标知识目标：1. 学生能够理解数字时钟的基本原理，掌握EDA工具的使用方法，并能够运用Verilog HDL语言描述数字时钟的基本功能。
2. 学生能够掌握数字时钟设计中涉及的计数器、分频器等基本模块的工作原理和设计方法。
3. 学生了解数字时钟系统的层次化设计方法，并能够根据设计需求进行模块划分。
技能目标：1. 学生能够运用所学知识，使用EDA工具设计并实现一个简单的数字时钟，培养动手实践能力。
2. 学生能够通过分析问题、解决问题，培养逻辑思维能力和团队协作能力。
情感态度价值观目标：1. 学生通过实际操作，体验数字电路设计的乐趣，激发对电子信息技术学习的兴趣。
2. 学生在课程学习过程中，培养严谨的科学态度和良好的工程意识，提高对电子产品质量的追求。
3. 学生通过团队合作，培养沟通协作能力，增强团队意识和集体荣誉感。
课程性质：本课程为电子设计自动化（EDA）的实践课程，结合数字电路设计原理，让学生通过实际操作，掌握数字时钟的设计与实现。
学生特点：学生已经具备一定的电子信息技术基础，对数字电路有一定的了解，具备基本的编程能力。
教学要求：注重理论与实践相结合，强调学生的动手实践能力，鼓励学生独立思考和团队协作，培养解决实际问题的能力。
通过本课程的学习，使学生能够将所学知识应用于实际工程项目中，提高学生的综合素质。
二、教学内容本课程教学内容主要包括以下三个方面：1. 数字时钟原理及设计方法- 理解数字时钟的基本原理，包括计时原理、分频原理等。
- 学习数字时钟的模块化设计方法，掌握计数器、分频器等基本模块的设计与实现。
关联教材章节：第五章《数字时钟的设计与应用》2. EDA工具及Verilog HDL语言- 学习EDA工具的使用方法，如Quartus II等。
- 掌握Verilog HDL语言的基本语法和编程技巧，能够使用Verilog描述数字电路。
关联教材章节：第四章《EDA工具与Verilog HDL编程》3. 数字时钟设计与实现- 学习数字时钟的整体设计流程，包括模块划分、代码编写、仿真验证等。
eda课程设计数字钟设计
eda课程设计数字钟设计一、课程目标知识目标：1. 学生能理解EDA（电子设计自动化）的基本概念，掌握数字钟的基本原理和设计流程。
2. 学生能描述数字钟的各个模块功能，如计时、显示、调整等，并理解它们之间的协同工作方式。
3. 学生掌握Verilog等硬件描述语言的基本语法，能够利用EDA工具进行基本的数字电路设计和仿真。
技能目标：1. 学生能够运用所学知识，使用EDA工具设计简单的数字时钟电路，并进行功能仿真。
2. 学生通过小组合作，培养团队协作能力和问题解决能力，提高工程实践和项目管理的初步技能。
3. 学生能够运用批判性思维分析设计过程中的问题，提出优化方案，并对设计方案进行改进。
情感态度价值观目标：1. 学生通过数字钟的设计实践，培养对电子工程领域的兴趣和探究精神，激发创新意识和创造潜能。
2. 学生在学习过程中，形成严谨的科学态度和良好的工程意识，认识到技术对日常生活的影响。
3. 学生在小组合作中，学会相互尊重和沟通，培养积极向上的团队精神，增强集体荣誉感。
课程性质分析：本课程为实践性较强的电子设计课程，要求学生将理论知识与实际操作相结合，通过动手实践，深化对电子设计自动化原理的理解。
学生特点分析：针对高中年级学生，已有一定的电子基础和逻辑思维能力，对新鲜事物充满好奇心，具备自主学习的能力。
教学要求：课程要求教师通过引导和启发，帮助学生将抽象的理论具体化，通过项目式的教学方法，使学生能够将所学知识应用于实际问题的解决中。
二、教学内容本课程教学内容围绕数字钟设计的全过程，分为以下三个部分：1. 理论知识学习：- 电子设计自动化（EDA）基本概念与原理；- 数字时钟的组成、工作原理及各模块功能；- Verilog硬件描述语言的基本语法及使用方法；- 相关电子元器件的特性和应用。
2. 实践操作部分：- 使用EDA工具（如ModelSim、Quartus等）进行基本操作；- 设计数字钟的各个模块，并进行功能仿真；- 对设计过程中出现的问题进行分析，提出优化方案；- 完成数字钟整体设计与调试。
eda数字电子钟课程设计
eda数字电子钟课程设计一、课程目标知识目标：1. 让学生理解数字电子时钟的基本原理，掌握EDA技术及其在数字电子时钟中的应用。
2. 使学生掌握数字电子时钟的设计流程，包括硬件设计、软件编程及系统调试。
3. 让学生掌握时钟信号的产生、计数、显示等模块的工作原理和电路设计。
技能目标：1. 培养学生运用EDA工具（如Protel、Multisim等）进行电路设计与仿真测试的能力。
2. 培养学生具备编程和调试数字电子时钟程序的基本技能，提高实际动手操作能力。
3. 培养学生团队协作、沟通表达、问题分析和解决的能力。
情感态度价值观目标：1. 培养学生对电子工程学科的兴趣，激发学生学习热情，形成积极的学习态度。
2. 培养学生具有创新意识和实践精神，鼓励学生勇于尝试，不断优化设计方案。
3. 培养学生关注社会发展，了解电子产品在生活中的应用，提高社会责任感和使命感。
分析课程性质、学生特点和教学要求，本课程目标将分解为以下具体学习成果：1. 学生能够独立完成数字电子时钟的电路设计和程序编写。
2. 学生能够运用EDA工具进行电路仿真测试，分析并解决设计中出现的问题。
3. 学生能够以团队形式进行项目汇报，展示设计成果，接受提问并给予解答。
4. 学生通过课程学习，提升对电子工程的兴趣，树立正确的价值观和人生观。
二、教学内容根据课程目标，本章节教学内容主要包括以下三个方面：1. 数字电子时钟原理及EDA技术概述- 时钟信号的产生与计数原理- 数字电子时钟的组成与工作原理- EDA技术简介及其在数字电子时钟设计中的应用2. 数字电子时钟设计与实现- 硬件设计：时钟信号电路、计数器电路、显示电路等- 软件编程：基于单片机的程序编写，实现时钟功能- 系统调试：电路测试、程序调试及优化3. 教学实践与项目汇报- 实践操作：运用EDA工具进行电路设计与仿真测试- 项目实施：分组进行数字电子时钟设计，培养学生的团队协作能力- 项目汇报：展示设计成果，锻炼学生的沟通表达和问题分析解决能力教学内容安排和进度如下：1. 第一周：数字电子时钟原理及EDA技术概述2. 第二周：硬件设计与软件编程基础3. 第三周：系统调试与优化4. 第四周：实践操作与项目实施5. 第五周：项目汇报与评价教学内容与教材章节关联如下：1. 《电子技术基础》第三章：数字电路基础2. 《单片机原理与应用》第四章：单片机程序设计3. 《EDA技术及应用》第二章：EDA工具使用与电路设计实例三、教学方法针对本章节内容，采用以下多样化的教学方法，以激发学生的学习兴趣和主动性：1. 讲授法：用于对基本原理和概念进行系统讲解，如数字电子时钟的工作原理、EDA技术概述等。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
EDA 课程设计报告书课题名称 数字钟的设计 姓 名王砾学 号 0812201-37 院 系 物理与电信工程系 专 业 电子信息工程 指导教师周来秀讲师2011年 6月13日※※※※※※※※※ ※※ ※※ ※※2008级学生EDA 课程设计数字钟的设计王砾（湖南城市学院物理与电信工程系电子信息工程专业，湖南益阳，41300）1设计目的1，熟练的运用数字系统的设计方法进行数字时钟设计2，能进行较复杂的数字系统设计3，按要求设计一个数字钟2设计的主要内容和要求a.计时计数器用24进制计时器电路。
b.可手动校时，能清零及分别进行时、分、秒的校正。
c.可整点报时，扬声器发出时长为1s的信号。
d.可设置闹钟功能。
当计时计到预定时间时，扬声器发出闹铃信号，可控制闹铃时长。
3 整体设计方案基于VHDL 语言，用Top_Down 的思想进行设计，其中计数模块、闹铃模块、定时模块、显示模块为主要模块，选择模块为辅助模块。
选择模块定时模块显示模块闹铃模块计数模块选择模块数码显示管4 硬件电路的设计4.1如下分别为60与24进制模块的代码： library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count_60 isport(en1,en2,clr,clk : in std_logic; rco : out std_logic;q1,q2 : out std_logic_vector(3 downto 0));end count_60;architecture behav of count_60 issignal iq1,iq2 : std_logic_vector(3 downto 0); beginprocess(en1,en2,clr,clk) beginif(clr='1')then iq1<="0000"; iq2<="0000";elsif(clk='1' and clk'event)thenif(en1 or en2)='1'thenif(iq2>=5)thenif(iq1>=9)theniq1<="0000";iq2<="0000";elseiq1<=iq1+1;end if;elseiq2<=iq2+1;end if;end if;end if;if(iq2=5 and iq1=9 and en1='1')thenrco<='1';else rco<='0';end if;q1<=iq1;q2<=iq2;end process;end behav;library ieee;use ieee.std_logic_1164.all;entity count_24 isport(en1,en2,clr,clk : in std_logic;q1,q2 : out std_logic_vector(3 downto 0)); end count_24;architecture behav of count_24 issignal iq1,iq2 : std_logic_vector(3 downto 0);beginprocess(en1,en2,clr,clk)beginif(clr='1')theniq1<="0000";iq2<="0000";elsif(clk='1' and clk'event)thenif(en1 or en2)='1'thenif(iq2>=2)thenif(iq1>=3)theniq1<="0000";iq2<="0000";elseiq1<=iq1+1;end if;elseiq2<=iq2+1;end if;end if;end if;q1<=iq1;q2<=iq2;end process;end behav;然后将各模块进行组合，形成计数模块和定时模块，其组合方式如图所示：d[3..0]p[6..0]displayinst4生成的计数模块与定时模块的元件符号分别如下图：4.2显示模块为六个时、分、秒的十位与个位的显示模块组成的，即六个七段译码器。
将输入的4位BCD 码进行译码，输出7位，p0~p6分别外接数码管a~g 段，如下为七段译码器代码： library ieee;use ieee.std_logic_1164.all; entity display isport(d : in std_logic_vector(3 downto 0);p : out std_logic_vector(6 downto 0));end display;architecture behav of display isbeginwith d selectp<="0111111"when"0000","0000110"when"0001","1011011"when"0010","1001111"when"0011","1100110"when"0100","1101101"when"0101","1111101"when"0110","0000111"when"0111","1111111"when"1000","1101111"when"1001","0000000"when others;end behav;再用六个七段译码器组合成同时能够显示时、分、秒的十位与个位的模块，其组合方式和生成元件符号如图所示：V C C m i n E [3..0]I N P U TV C C s e c E [3..0]I N P U TV C C h r _10E [3..0]I N P U TV C C h r E [3..0]I N P U TV C C m i n _10E [3..0]I N P U TV C Cs e c _10E [3..0]I N P U Th r [6..0]O U T P U Tm i n [6..0]O U T P U Ts e c [6..0]O U T P U Th r _10[6..0]O U T P U Tm i n _10[6..0]O U T P U Ts e c _10[6..0]O U T P U Td [3..0]p [6..0]d i s p l a yi n s t 6d [3..0]p [6..0]d i s p l a yi n s t 7d [3..0]p [6..0]d i s p l a yi n s t 8d [3..0]p [6..0]d i s p l a yi n s t 9d [3..0]p [6..0]d i s p l a yi n s t 10d [3..0]p [6..0]d i s p l a yi n s t 114.3定时报时模块具有闹钟和整点报时的功能。
实现整点报时功能是判断当前时若为整点则发出闹铃信号激发扬声器使其鸣响。
实现闹钟功能与它相似，是将判断是否为整点改成判断当前时间是否与既定时间相同。
为了实现控制闹铃时长，可考虑用D 触发器，将与定时时间相同时进行循环。
报时模块代码和实现可控制闹铃的组装方式分别如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity bell isport(hr_10C,hrC,min_10C,minC,sec_10C,secC : in std_logic_vector(3 downto 0);clk,alarm : in std_logic; hr_10D,hrD,min_10D,minD,sec_10D,secD : std_logic_vector(3 downto 0);sign,ring : out std_logic); end bell;architecture behav of bell is beginprocess(clk,alarm,hr_10C,hrC,min_10C,minC,sec_10C,secC,hr_10D,hrD,min _10D,minD,sec_10D,secD) variable tip : std_logic; beginif(min_10C=0 and minC=0 and sec_10C=0 and secC=0)then tip:='1'; else tip:='0'; end if;if(hr_10C=hr_10D and hrC=hrD and min_10C=min_10D and minC=minD and sec_10C=sec_10D and secC=secD)then sign<='1'; else sign<='0'; end if;if(clk='1' and clk'event)thenif(tip='1' or alarm='1')then ring<='1'; else ring<='0'; end if; end if; end process; end behav;4.4组合时间计数模块、显示模块、定时报时模块，构成数字钟的原理图。
考到计数模块与定时模块相类功能可以共用同一接口，以减少接口与器材。
如下为两个选择模块的代码： entity selectionA isport(sel,C0,C1,C2,C3 : in bit; A0,A1,A2,A3 : out bit; B0,B1,B2,B3 : out bit); end selectionA;architecture behav of selectionA is beginprocess(sel,C0,C1,C2,C3) beginif(sel='0')then A0<=C0;B0<='0'; A1<=C1;B1<='0'; A2<=C2;B2<='0'; A3<=C3;B3<='0'; elseB0<=C0;A0<='0'; B1<=C1;A1<='0'; B2<=C2;A2<='0'; B3<=C3;A3<='0';end process;end behav;library ieee;use ieee.std_logic_1164.all;entity selectionB isport(A0,A1,A2,A3,A4,A5 : in std_logic_vector(3 downto 0);sel : in std_logic;B0,B1,B2,B3,B4,B5 : in std_logic_vector(3 downto 0); C0,C1,C2,C3,C4,C5 : out std_logic_vector(3 downto 0));end selectionB;architecture behav of selectionB isbeginprocess(sel,A0,A1,A2,A3,A4,A5,B0,B1,B2,B3,B4,B5)beginC0<=B0;C1<=B1;C2<=B2;C3<=B3;C4<=B4;C5<=B5;elseC0<=A0;C1<=A1;C2<=A2;C3<=A3;C4<=A4;C5<=A5;end process;end behav;4.5将所有设计好的模块有序地进行组合，形成数字钟的原理图，其中CLK_A接入的时钟信号为1Hz脉冲，CLK_B接入的时钟信号频率较高的脉冲（如500Hz）如图所示：5系统仿真6设计总结通过这次课程设计，我进一步加深了对电子设计自动化的了解。