流水线乘法器
加法乘法动态多功能流水线调度
实验报告学生姓名：学号：一、实验室名称：计算机学院计算中心二、实验项目名称：加法乘法动态多功能流水线调度三、实验原理：把加法和乘法流水线分开，完成乘法流水线后再进行加法流水线。
把一个乘法任务分成三个部分，然后同时执行多个任务以模拟指令的流水线调度。
三个步骤每同时完成一次任务执行总时间就加一，直到最后一个操作数进入流水线，此时加法流水线开始工作。
把一个加法任务分成四个部分，然后同时执行多个任务以模拟指令的流水线调度。
四个步骤每同时完成一次任务执行总时间就加一，直到没有任务时停止，看此时的时间与理论上的流水线调度时间的差距来判别程序是否成功模拟了流水线指令的调度。
四、实验目的：1、掌握加法乘法动态双功能指令调度的方式，2、理解静态多功能流水线和动态多功能流水线在调度模式上的区别，3、了解指令并行度上限的概念。
五、实验内容：（一）给定要执行的任务和执行该任务的流水线结构流水线的调度方式能够提高任务的并行度，但是针对不同的任务，由于相关的存在，其并行度的提高是不一致的。
在开始程序设计前，我们首先要给定所要完成的任务：这里我们使用矩阵点积运算任务，∑=n1i aibi 。
n 的数值可以变化，通过变换n 的值用同一程序进行多次模拟。
给定流水线：流水线分五个步骤，每个步骤的执行时间均为一个单位时间；其中1-2-3-5组成加法流水线，1-4-5组成乘法流水线。
加法和乘法可以同时执行 （二）对任务进行分解动态多功能流水线不同于静态多功能流水线，流水线中同时只能有多种种操作的指令，因此不能将其划分为两个相互独立的加法流水线和乘法流水线。
我们考虑设计一个加法乘法混合运算器，加法4步，乘法三步，在送入源数据时应指明执行哪种运算。
（三）任务分解程序模拟的思路在实验二的基础上。
我们对设计进行变更。
加法乘法有一个类实现，称之为加乘法类。
乘法的数据源为两个队列，加法的数据源为一个队列。
加法器的源数据队列初始为空，乘法器的源数据队列初始分别放入A1－An 和B1－Bn 。
一种支持无符号数的流水线乘法器
１ 引 言
乘 法 器 是 Ｃ Ｕ 中一个 重 要 的基 本运 算 部 件 。 Ｐ 所
有 的乘 法 器 都 有 同样 的 处 理 过 程 ，首 先 生 成 部 分
通用 Ｃ Ｕ的要求 。在本文的乘 法器设计 中， Ｐ 通过在 Ｂｏｈ算 法 中增 加 一些 简 单 的逻 辑 ，不 但 简 化 了部 ｏｔ 分积 的符 号扩 展 ，而 且可 以使用 同样 的 电路来 处 理 有符号数和无符号数乘法。同时 ，该乘法器作为某 Ｃ Ｕ的一 部 分 ，为 了满 足 总体 时延 的要求 ， Ｗａ Ｐ 在 ｌ —
性 能 可 以采 用 树 形 结构 把 这 Ｎ个 部 分 积 并行 相加 ，
图 １ 述 了乘 法器 的 整体 结 构 ，其 中数据 通 路 描
包 括 Ｂ ｏ 编 码 器 ，部 分 积 生成 电路 ，符 号修 正 电 ｏｔ ｈ 路 ， ｌｃ 树 和 ６ 加 法器 。 Ｗａｌ ｅ ａ ４位 寄存 器包 括 输 入 寄存 器 Ａ、 输 出寄 存 器 Ｃ， Ｂ， 以及 流水 级 间 的寄存 器 Ｃ ｒ ａ－ ｒ 和 Ｓ ｍ。另 外还 有 一 些控 制 电路 和标 志位 控 制乘 ｙ ｕ
位传播 ，这样只需要在 归约过程 的最后一步使用 Ｃ Ａ 把 ２个 数 相 加 为 一 个 数 而 在 中 间 过 程 使 用 Ｐ Ｃ Ａ来减少进位传播 的时间【。 Ｐ ３ 】 ． 国 内在 上世 纪 ９ ０年代 以来 ，已有 多 个 采 用 大 规模或超 大规模集成 电路设计乘 法器 的实例 。例
航 天应 用 的 ３ 专 用 Ｃ Ｕ中的乘 法 器 ［。 中科 院 ２位 Ｐ ６ １ 计 算 所 在 １９ ９ ４应 用 最 大 时 间 差 的 技术 设 计 了 流水 线 乘 法 器 【。这 些 乘 法器 都应 用 于 Ｄ Ｐ芯 片或 专用 ７ 】 Ｓ
基于FPGA的流水线单精度浮点数乘法器设计
基于FPGA的流水线单精度浮点数乘法器设计彭章国;张征宇;王学渊;赖瀚轩;茆骥【摘要】针对现有的采用Booth算法与华莱士(Wallace)树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题,设计了基于FPGA的流水线精度浮点数乘法器.该乘法器采用规则的Vedic算法结构,解决了布局布线复杂的问题;使用超前进位加法器(Carry Look-ahead Adder,CLA)将部分积并行相加,以减少路径延迟;并通过优化的4级流水线结构处理,在Xilinx(R)ISE 14.7软件开发平台上通过了编译、综合及仿真验证.结果证明,在相同的硬件条件下,本文所设计的浮点乘法器与基4-Booth算法浮点乘法器消耗时钟数的比值约为两者消耗硬件资源比值的1.56倍.【期刊名称】《微型机与应用》【年(卷),期】2017(036)004【总页数】5页(P74-77,83)【关键词】浮点乘法器;超前进位加法器;华莱士树;流水线结构;Vedic算法;Booth 算法【作者】彭章国;张征宇;王学渊;赖瀚轩;茆骥【作者单位】西南科技大学信息工程学院,四川绵阳621010;西南科技大学信息工程学院,四川绵阳621010;中国空气动力研究与发展中心,四川绵阳621000;西南科技大学信息工程学院,四川绵阳621010;西南科技大学信息工程学院,四川绵阳621010;西南科技大学信息工程学院,四川绵阳621010【正文语种】中文【中图分类】TP331.2浮点乘法器(eFloating Point Multiplier，FPM)是数字信号处理(eDigital Signal Processing，DSP)、视频图像处理以及信号识别等应用邻域重要的运算单元。
尤其是在视频图像处理领域，随着对高速海量图像数据处理的实时性要求逐渐提高，设计一种具有更高速率、低功耗、布局规律、占用面积小和集成度高的浮点乘法器极其重要。
阵列乘法器是采用移位与求和的算法而设计的一种乘法器[1]。
流水线乘法累加器的混合输入设计
１乘法 累 加器 的 基本 原 理 在二 进制 乘法 中，乘法 的 基本算 法 常可用 所谓 的一 位乘 法和 两位 乘法 进 行 。进 行这 种乘 法运 算时 ，通 常分别 用 乘数 的一位 或 二位 与被 乘数 相乘， 再 把 部 分积 加起 来 。移 位相 加 是最 基 本 的乘 法器 设 计 思路， 实现起 来 较 为简 单 。 它的设 计 思想 就是 根据 乘数 的 每一 位 是否 为 １ 行计 算， 若 为 １则将 进 被 乘数 移位 相加 。 这 种方 法硬件 资源耗 用较 少 。 以 ８位移 位相 加乘 法器 为 例 ， 其 实现 过 程 如下 。 先对 乘 数的最 低位 进行 判 断是否 为 ｌ 如 果 为 ｌ 则把 被乘 数相 加， 然 。 ， 后 被乘 数 向高位 移 １ ， 乘数 向低 位移 １ ： 如 果为 ０ 则 被乘 数不 相加 而 位 位 ， 仍 然 向高位 移 １ ， 乘数 向低 位移 １ 。 如 此循 环判 断 ８次， 结束运 算 。 位 位 纯组 合逻 辑 电路 构成 的乘 法器 虽 然工 作速 度 比较 快 ， 但过 于占用 硬件 资 源 ， 于实现 多 为乘 法器 ： 难 因此 本课 题将 介绍 由 ８位加 法 器 构成 的来 设 计流 水 线乘法 累加 器 的混合 输入 ， 这种 设计 能够 比较 方便 实现 两个８ 二进 制数 的 位 乘 法运算 。 ２设 计 思路 用 Ｖ Ｄ 文 本输 入设 计方 法， 计一 个 ８ 流水 线乘 法累 加器 的混 合输 入， ＨＬ 设 位 进行系统 仿真 。 算 术流 水线 主要 是 指运 算操 作步 骤 的并行 。如流水 乘 法器 ， 例如 ：Ｔ Ｒ ＳＡ～ １０ ４ ０ 为 级流水 运 算器， Ｉ Ａ Ｃ为 ８ Ｔ—Ｓ 级流 水运 算器 ， Ｒ Ｙ １ ｌ 级 流水 运算 器 ＣＡ 为 ４ 等： 设 ｌ 先 ６位初 始和 为零 ， １ 键 和键 ２分 别输 入 乘数 的低 ４位 、高 ４位 ： ３ 键 和键 ４输入 被 乘数 的 低 ４位 、 高 ４位 。由波形 可 见， １ ｃ ｃ ｏ ｋ的第 一 上升 沿 个 由锁 存器输 入 的乘数 和被 乘数 为 ０ 所 以在 第二 个上 升沿 后得 到结 果 为 Ｓ Ｏ× ， ０２ ＋ ３× １＝ ４ ， ５３ ５ 而第 三个 上升 沿后 得 到结 果为 Ｓ ２ ３× １＋ ３× １＝９ ， 第 ５２ ５６ ０ 而 四个上 升沿 后得 到结 果为 Ｓ ２ ： ３× １＋ ６× ２ ：８ ， 此 等等 。如此 往 复， ５１ １ ６ １如 直 至 ８个时 钟脉 冲 后， 流水 线 乘 法累 加 器 过程 终 止 。 ２ 设计 文件 ２ １顶 层原 理 图 如图 ｌ 所示 ， ｌ 由 ６位加 法器 （Ｄ Ｅ １ Ｂ 、８ 锁存 器 （Ａ Ｃ ８ １ 和 调入 ＡＤＲ６） 位 Ｌ Ｔ Ｈ ）
串行乘法器与并行乘法器的设计
state <= s1;
end
end
s2: begin
result <= P;
input [7:0] x, y;
output [15:0] result;
reg [15:0] result;
parameter s0 = 0, s1 = 1, s2 = 2;
reg [2:0] count = 0;
state <= s0;
end
default: ;
endcase
end
endmodule
module multi_CX(clk, x, y, result);
reg [1:0] state = 0;
reg [15:0] P, T;
reg [7:0] y_reg;
always @(posedge clk) begin
case (state)
s0: begin
input clk;
input rst_n;
output [7:0] mul_out;
reg [7:0] mul_out;
reg [7:0] stored0;
reg [7:0] stored1;
下面是用Verilog HDL实现一个4位的流水线乘法器：
Java代码
module multi_4bits_pipelining(mul_a, mul_b, clk, rst_n, mul_out);
input [3:0] mul_a, mul_b;
法器的Verilog HDL实现
博客分类： FPGA
Radix-16 Booth流水线乘法器的设计
ｐ ｅ ｓｏ ｒａ ．Ｂｙｏ ｔ ｉｉ ｇｔ ｅｃ ｍｐ ｅ ｓｏ ｒａ ｎ ｈ ４ ｂＣＬ （ ａ ｒ －ｏ ｋ ｈ ａ ）ａ ｄ ｒｉ ｒｓ ｉｎ ａ ｒ ｙ ｐ ｉ ｚｎ ｈ ｏ ｒ ｓｉｎ ａ ｒ ｙａ ｄ ｔ ｅ６ 一 Ａ ｃ ｒｙ ｌｏ ａ ｅ ｄ ｄ ｅ ｍ ｎ
Ｄｅ ｉ ｎ ｆＲａ ｉ 一 ６ Ｂｏ ｔ ｐｅ ｉ ｅ Ｍ ｕ ｔｐｌｅ ｓ ｇ ｏ ｄ ｘ １ ｏ ｈ Ｐｉ ｌｎ ｌｉ ｉ ｒ
Ｌｉｎ ｅ ｇ ，Ｓ ａ ｈ ｂ ａ ａ ｇ Ｆ ｎ ｈ ｏＺ ｉ ｉｏ ，Ｌｉｎ ｉ ａ ｇＪｎ
（ ． ｃ ｏ ｌ ｆ ｌｃｒ ｎｃ ｎ ｎｏ ｍａｉｎ Ｅ ｇｎ ｅｉ ｇ ｉ ｎＪａ ｔｎ ｉｅ ｓ ｙ Ｘｉ ｎ ７ ０ ４ ， ｉａ １ Ｓ ｈ ｏ ｅ ｔｏ ｉｓａ ｄ Ｉ ｆ ｒ ｔ ｎ ｉ ｅ ｒ ，Ｘ ｉ ｏ ｇ Ｕｎｖ ｒｉ ， １ ０ ９ Ｃｈｎ ｏＥ ｏ ｎ ａ ｏ ｔ ａ ２ Ｓ ｈ ｏ ｆ ｃ ａ ｉａ Ｅ ｇｎ ｅ ｉｇ Ｘｉ ｎ Ｊ ｏｏ ｇＵｎ ｖ ｒｉ ，Ｘ ｎ ７ ０ ４ ， ｉａ ．ｃｏｌ ｏ Ｍｅ ｈ ｎｃ ｌ ｎ ｉ ｅｒｎ ， ｉ ｔ ｎ ｉ ｅｓ ｙ ｉ １ ０ ９ Ｃｈｎ ） ａ ａ ｔ ａ
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第４ ０卷
第１ ０期
西
安 交 通
大
学
学 报
Ｖｏ ． ０ Ｎ １ １４ ｏ ０ Ｏｃ． ２ ０ ｔ ０６
２０ 年 １ ０６ ０月
Ｊ ＯＵＲＮＡＬ ＯＦ ＸＩＡＮ Ｉ ＪＡＯＴＯＮＧ ＵＮＩ ＶＥＲＳ ＴＹ Ｉ
Ｒａ ｉ一 Ｂ ｏｈ流 水 线 乘 法 器 的设 计 ｄｘ１ ｏ ｔ ６
梁峰 ，邵志 标 ，梁晋
（． １ 西安交通大学 电子与信 息工程学 院，７ ０ ４ ， １０ ９ 西安 ；２ 西安交通 大学机 械工程 学院 ， １０ ９ 西安 ） ． ７０４ ，
一种可重构的高速流水线乘法器
第 １ ２卷 第 ３期 ２ ０ 年 ６ 月 ０７
文章 编 号 ： １０ －２ ９（０ ７ ０ －０ ３０ ０７０ ４ ２０ ） ３０ ３ －４
电路 与 系统 学报
Ｊ ＯＵＲＮＡＬ ＯＦ ＣＩ ＲＣＵＩ ＴＳ ＡＮＤ ＹＳ ＥＭ Ｓ Ｓ Ｔ
＝ｔ ＋ ｘｔ ｔ ｔ—Ⅳ ＋ ｍａ（ ， ｔ ） ｔ ｌ２ ＿ （） ４
Ｉ Ｎ ＤＡＴＡ ＶＡＬＩ Ｄ ＣＬ０ＣＫ
其 中 ｍａ（ ， ３』 ） ｘｔ ｔ ｔ ． 为Ⅳ部 分 中的 最 大延 时【 。 。２ ．Ⅳ Ｉ Ｊ
公式 （） ＝ ａｔ， ３中 ∑ｍｘ 这样流水设计就有效地降低了乘法器 ｎ
ｎ －Ｉ
的 时延 ，提 高 了运 算速 度 。
３ １ 逻 辑 设 计 ．
两 比特 流 水 乘 法 器 流 水 结构 如 图 ｌ 示 【３ 输 出样 本 结 果 的 时钟 所 Ｊ】 ＇，
图１ 流水结构乘法器逻辑图
ＳＬ 周 期 与 电路 的 时钟 周 期 相 同 。 Ｅ 当使用 流 水 乘 法 器 处 理 低 速信 号
３ 高速可重构 流水 线乘 法器
本 节 将 介 绍 一种 高速 可 重 构 流 水 线 乘 法 器 ，它 不 仅 能 实 现 较 高 的 电路 频 率 ，还 具可 变 速 率 数据 。 通 常 电路 设 计 中 ，“ 水 ” 构 由于 其 高速 、 高 效 ， 流 结 及低 输 入 电压 的特 点 ，在 乘 法 电路 的 设计 中受 到 广 泛 的应用 ，。
摘要 ；本 文针 对在 语音 、视频 等信 号处 理 中出现 的变速 率信 号处 理 ，提 出了一种 新 型的 高速 高 效可重 构流 水线乘
法 器 电路 ，并 在 ０２ 哪 ．５ 工 艺条件 下对 电路进 行 了仿真 。该 电路 通过 控制流 水级 数处 理变速 信 号 ，可 有效地 节约 电路 资源 约 ３ ％，同 时可 保证频 率达 １ Ｇ ４ ． Ｈｚ的高运 算速度 。 ８ 关键 词 ；可 重构 ；高速 ；乘法 器 ；流 水线
数字系统高级设计技术(第4讲)
流水线乘法器的结构图
对应的Verilog HDL代码
并行和流水线
--流水线设计
module top( input [7:0] a, input [7:0] b, input clk, output reg [15:0] y );
reg [7:0] a1,b1; reg [15:0] prod,prod1;
由此可见，在不提高系统运行频率的情况下，提高流水线
的级数将成倍地提高系统处理的效能。但是流水线的设计
也是有一定的限制的：
只有对那些能分成n个步骤完成，并且对每个步骤都需要固定相 同处理时间的操作来说才能采用流水线设计；
受硬件资源的限制，流水线的级数是有限制的； 对于存在处理分支预测流水线的设计（广泛应用于微处理器的设
采用流水线后，数据通道将会变成多时钟周期，所以要特别考虑 设计的其余部分，解决增加通路带来的延迟。
并行和流水线
--流水线设计
流水线基本结构是将适当划分的N个操作步骤串连起来。
流水线操作的最大特点是数据流在各个步骤的处理，从时间上看 是连续的；
其操作的关键在于时序设计的合理安排、前后级接口间数据的匹 配。如果前级操作的时间等于后级操作的时间，直接输入即可；
input [7:0] b2,
input [7:0] a3,
input [7:0] b3, output [17:0] y
对应的并行乘法器结构
);
assign y=a0*b0+a1*b1+a2*b2+a3*b3;
endmodule
并行和流水线 --并行设计
下图给出了实现该功能的并行结构。
通过使用多个乘法器，使得四个乘法运算可以同时进行。 但是这种速度的提高是以面积为代价的。
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流水线乘法器
一般的快速乘法器通常采用逐位并行的迭代阵列结构，将每个操作数的N位都并行地提交给乘法器。
但是一般对于FPGA来讲，进位的速度快于加法的速度，这种阵列结构并不是最优的。
所以可以采用多级流水线的形式，将相邻的两个部分乘积结果再加到最终的输出乘积上，即排成一个二叉树形式的结构，这样对于N位乘法器需要log2（N）级来实现。
一个8位乘法器，如图所示。
module mux_4(mul_a,mul_b,mul_out,clk,rst_n);
parameter MUL_WIDTH = 4;
parameter MUL_RESULT = 8;
input [MUL_WIDTH-1:0] mul_a;
input [MUL_WIDTH-1:0] mul_b;
input clk;
input rst_n;
output [MUL_RESULT-1:0] mul_out;
reg [MUL_RESULT-1:0] mul_out;
reg [MUL_RESULT-1:0] stored0;
reg [MUL_RESULT-1:0] stored1;
reg [MUL_RESULT-1:0] stored2;
reg [MUL_RESULT-1:0] stored3;
reg [MUL_RESULT-1:0] add01;
reg [MUL_RESULT-1:0] add23;
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
mul_out <= 8'b0000_0000;
stored0 <= 8'b0000_0000;
stored1 <= 8'b0000_0000;
stored2 <= 8'b0000_0000;
stored3 <= 8'b0000_0000;
add01 <= 8'b0000_0000;
add23 <= 8'b0000_0000;;
end
else
begin
stored3 <= mul_b[3] ? {1'b0,mul_a,3'b0} : 8'b0;
stored2 <= mul_b[2] ? {2'b0,mul_a,2'b0} : 8'b0;
stored1 <= mul_b[1] ? {3'b0,mul_a,1'b0} : 8'b0;
stored0 <= mul_b[0] ? {4'b0,mul_a} : 8'b0;
add01 <= stored1 + stored0;
add23 <= stored3 + stored2;
mul_out <= add01 + add23;
end
end
endmodule。