一位半加器设计与前仿

集成电路课程设计一位半加器设计与前仿
专业：电子科学与技术
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指导老师：
一、半加器的电路设计和前仿 1.1熟习schematic 设计环境 1.2掌握半加器电路原理图输入方法 1.3掌握逻辑符号创建方法 1.4熟习电路设计的思想
1.5 熟习集成电路设计仿真工具的使用 1.6 熟习集成电路设计的流程 1.7 熟习集成电路前仿真的设计
一位半加器输入有两个输入端有两个，分别是两个一位二进制数：A 、B ；两个输出端C 代表进位S 表示和。

A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1
1
C=A ∩ B B A B +=A s
三、试验内容和步骤 1.调用cadence 软件
输入icfb 命令调用candence 软件
2.创建模型库与单元视图
1.1在ciw窗口file→new→library，将库文件路径设置在cadence 目录下，name自定义，technology file选第二个；点击file→new →cellview生成单元视图，library name选之前自定义的此处为chen，cell name自定义，viewname设置shcemetic，tool为composer schematic点击ok，就弹出绘制原理图窗口：
快捷键：
I，add instance
W，add wire
P，add pin
U，undo
M，stretch
Del，delete
按照原理图一次添加元件，连线，check and save，无误后进行下一步。

3.创建符号
生成符号
design→create cellview→from cellview弹出cell from cellview窗口，默认设置，ok→ok。

这时候会显示一个长方形symbol 符号，将其绘画成反相器的形状，如下图;
保存为library chen下no1。

按照以上画原理图和symbol创建方式按照要求画出其他门电路原理图和简洁美观的symbol，如下：
或门电路原理图（由或非门电路串联一个非门实现）：
或门电路symbol
保存为library chen 下or1。

与门电路原理图（由与非门串联一个非门实现）：
与门symbol：
保存于library chen 下and1。

异或门电路结构（由于异或门是由非门、与门和或门通过一定的方式连接实现，鉴于前面步骤已经画了与门、或门、非门电路结构并生成symbol，一下可直接调用symbol生成异或门）：
异或门symbol：
保存为library chen 下xor1.
4、用以上器件构成半加器并仿真
在ciw窗口再建一个画图窗口，于library chen 下cell名应不同，此处设为hadd1！画图。

选中元器件，按q可对参数进行设置。

Check ands ave。

点击tools→analog environmeng设库路径，mnt/hgfs/d/lib/csmc/csmcof/models/```````scs(此为最后一项后缀名)；设置电路参数；anaiyses→choose选择tran，stoptime设置500n选moderate，ok；output→选择须测试的位置；这里是外加激励，于是仿真电路图加了两个vpulse，上升沿为5v、下降沿0v；电压vcc为5v。

一切设置好后开始仿真，如图：
仿真输入输出电压波形
四、试验中遇到的问题
试验总体进行的还算不错，没有导致滞留很久的难题。

最主要的问题是仿真时遇到了输出信号衰减太大和逻辑延迟明显。

五、试验总结
这个试验做得挺快的，得益于前几次的试验遇到的很多问题都通过请教老师同学得以解决。

这次这个实验的电路比较多，为了画图简洁以及电路勘正、电路连接的的方便，于是采用了逐个生成symbol并调用。

最后仿真的时候由于电路比较冗长，产生了比较明显的时序延迟。

于是在analog environment窗口analyses中choose窗口把stop time改成500n以适应将激励周期变大来使延迟相对逻辑电路正常功能时间变小，使仿真图形清晰、简洁。