实验2半加器、全加器的电路设计实现
实验二 全加器的设计
1
任务分析:电路工作原理
2
知识准备:元件的包装入库
3
任务实施:图形输入中的层次设计
1
一、任务分析：全加器设计原理
全加器是指实现带进位的一位二进制数的加法 运算的器件。而半加器是不带进位的一位二进制 数的加法运算。故本次实验中采用半加器与其他 逻辑门的连接来实验全加运算。
经分析简单的两个半加器和一个或门连接而成， 电路图如图所示。
2
二、知识准备：元件的包装入库
打开任意一个已经保存的电路图并设置为当前项目， 即可通过执行菜单命令file/creat default symbol，将 设计文件打包成一个元件，系统默认的元件名为对应 电路图的文件名。由此，该电路图所对应特定功能的 元件即可在以后的设计中应用。
三、 任务实施：图形输入中的层次设计
1、设计半加器，并 编译、仿真、测试
2、将半加器包装入 库
3、设计全加器
半加器全加器的工作原理和设计方法实验报告
一、实验目的1、学习和掌握半加器全加器的工作原理和设计方法。
2、熟悉EDA工具Quartus II的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。
3、掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法，掌握层次化设计方法。
4、掌握半加器、全加器采用不同的描述方法。
二、实验内容1、完成半加器全加器的设计，包括原理图输入，编译、综合、适配、仿真等。
并将半加器电路设置成一个硬件符号入库2、建立更高层次的原理图设计，利用1位半加器构成1位全加器，并完成编译、综合、适配、仿真并硬件测试3、采用图形输入法设计1位加法器分别采用图形输入和文本输入方法，设计全加器4、实验报告：详细叙述1位全加法器的设计流程，给出各层次的原理图及其对应的仿真波形图，给出加法器的上时序分析情况，最后给出硬件测试流程和结果。
三、实验步骤1、建立一个Project。
2、编辑一个VHDL程序，要求用VHDL结构描述的方法设计一个半加器3、对该VHDL程序进行编译，修改错误。
4、建立一个波形文件。
（根据真值表）5、对该VHDL程序进行功能仿真和时序仿真四、实验现象任务1：半加器真值表描述方法代码如下：半加器是只考虑两个加数本身，而不考虑来自低位进位的逻辑电路S=A B+A B CO=AB代码如下:LIBRARY IEEE; --行为描述半加器 USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder ISPORT(a,b:IN STD_LOGIC; so,co:OUT STD_LOGIC); END h_adder;Architecture FH1 OF h_adder ISSignal abc:STD_LOGIC_vector(1 downto 0); Beginabc<=a&b; --并 Process(abc) --进程 begincase abc isWHEN "00"=>SO<='0';CO<='0'; WHEN "01"=>SO<='1';CO<='0'; WHEN "10"=>SO<='1';CO<='0'; WHEN "11"=>SO<='0';CO<='1'; WHEN OTHERS =>NULL; END CASE; END PROCESS;END ARCHITECTURE FH1; 结果如下：逻辑图任务2：二进制加法运算规则描述代码如下：LIBRARY IEEE;--行为描述(抽象描述结构体的功能) USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder2 is --半加器PORT(A,B:IN STD_LOGIC;S,C0:OUT STD_LOGIC);END h_adder2;ARCHITECTURE be_half_adder OF h_adder2 IS BEGINPROCESS(A,B)BEGINIF(A='0' AND B='0') THEN S<='0';C0<='0';ELSIF(A='0' AND B='1') THENS<='1';C0<='0';ELSIF(A='1' AND B='0') THEN S<='1';C0<='0'; ELSES<='0';C0<='1';END IF;END PROCESS;END be_half_adder;结果如下：任务3：按逻辑表达式设计代码如下：LIBRARY IEEE; --行为描述半加器（按逻辑表达式）USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder3 ISPORT(a,b:IN STD_LOGIC;so,co:OUT STD_LOGIC);END h_adder3;Architecture FH1 OF h_adder3 ISBeginso<=a XOR b ;co<=a AND b;END ARCHITECTURE FH1;结果如下：任务4：用基本单元电路与或非描述半加器代码如下：library IEEE;use IEEE.STD_LOGIC_1164.all;entity h_adder4 isport(a:in STD_LOGIC;b:in STD_LOGIC;sum:out STD_LOGIC;co:out STD_LOGIC );end h_adder4;architecture ch4 of h_adder4 issignal c,d:std_logic;beginc<=a or b;d<=a nand b;co<=not d;sum<=c and d;end architecture ch4;结果如下：任务5 ：结构描述代码如下：--h_adder5LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder5 ISPORT(A,B:IN STD_LOGIC;co,s: OUT STD_LOGIC);END ENTITY h_adder5;ARCHITECTURE mix OF h_adder5 IS COMPONENT xor21 ISPORT(i0,i1:IN STD_LOGIC;q:OUT STD_LOGIC);END COMPONENT;BEGINco<=A AND B;u1: xor21 PORT MAP(i0=>A,i1=>B,q=>s); --例化END ARCHITECTURE mix;--xor21--half_adder半加器,结构描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xor21 ISPORT(i0,i1:IN STD_LOGIC;q: OUT STD_LOGIC);END ENTITY xor21;ARCHITECTURE behav OF xor21 ISBEGINq<=i0 XOR i1;END ARCHITECTURE behav;结果如下：五、实验体会通过这次实验，复习了VHDL语言的应用，通过五种不同的方式，进行半加器的设计，加深了对半加器的理解，及对五种方法的运用，真值表描述方法、二进制加法运算规则描述、按逻辑表达式设计、用基本单元电路与或非描述半加器、结构描述。
组合逻辑电路设计之全加器半加器
班级姓名学号实验二组合电路设计一、实验目的(1)验证组合逻辑电路的功能(2)掌握组合逻辑电路的分析方法(3)掌握用SSI小规模集成器件设计组合逻辑电路的方法(4)了解组合逻辑电路集中竞争冒险的分析和消除方法二、实验设备数字电路实验箱，数字万用表，74LS00, 74LS86三、实验原理1 •组合逻辑概念通常逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。
组合逻辑电路又称组合电路，组合电路的输出只决定于当时的外部输入情况，与电路的过去状态无关。
因此，组合电路的特点是无“记忆性”。
在组成上组合电路的特点是由各种门电路连接而成，而且连接中没有反馈线存在。
所以各种功能的门电路就是简单的组合逻辑电路。
组合电路的输入信号和输出信号往往不只一个，其功能描述方法通常有函数表达式、真值表，卡诺图和逻辑图等几种。
实验中用到的74LS00和74LS86的引脚图如图所示。
00 四2输入与非门4B 4A 4Y 3B 3A 3Y1A 1B 1Y 2A 2B 2Y GND2•组合电路的分析方法。
组合逻辑电路分析的任务是：对给定的电路求其逻辑功能，即求出该电路的输出与输入之间的关系，通常是用逻辑式或真值表来描述，有时也加上必须的文字说明。
分析一般分为(1)由逻辑图写出输出端的逻辑表达式，简历输入和输出之间的关系。
(2)列出真值表。
(3)根据对真值表的分析，确定电路功能。
3•组合逻辑电路的设计方法。
组合逻辑电路设计的任务是：由给定的功能要求，设计出相应的逻辑电路。
一般设计的逻辑电路的过程如图(1)通过对给定问题的分心，获得真值表。
在分析中要特别注意实际问题如何抽象为几个输入变量和几个输出变量直接的逻辑关系问题，其输出变量之间是否存在约束关系，从而过得真值表或简化真值表。
(2)通过卡诺图化简或逻辑代数化简得出最简与或表达式，必要时进行逻辑式的变更，最后画出逻辑图。
(3)根据最简逻辑表达式得到逻辑电路图。
四•实验内容。
1•分析，测试半加器的逻辑功能。
实验二组合逻辑电路实验(半加器、全加器)
5、记录实验结果（三）
3.全加器组合电路的逻辑功能测试
Ai
Bi
Ci-1
Y
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Z
X1
X2
X3
Si
Ci
5、记录实验结果（四）
自己设计实现逻辑函数，给出逻辑电路连接图，并连接调试。
5、记录实验结果（选做）
（1）画出用异或门、或非门和与非门实现全加器的逻辑电路图，写出逻辑表达式。 （2）找出异或门、或非门和与非门器件，按自己设计画出的电路图接线，注意：接 线时,或非门中不用的输入端应该接地。与非门中不用的输入端应该接VCC。 （3）当输入端Ai Bi Ci-1为下列情况时，测量Si和Ci的逻辑状态并填入表格中
0
0
1
0
1
1
1
0
1
1
1
输出
Y1
Y2
（1）按上图接线（注意数字编号与芯片管脚编号对应） （2）写出Y2的逻辑表达式并化简。 （3）图中A、B、C接实验箱下方的逻辑开关，Y1，Y2接实验箱上方的电平显示发光管。 （4）按表格要求，拨动开关，改变A、B、C输入的状态，填表写出Y1，Y2的输出状态。 （5）将运算结果与实验结果进行比较 。
每个小组在数字电路试验箱上找到本次实验所需要的芯片 ，并查看芯片形状是否完好，芯片管脚有没有插牢。
2、查看数字电路实验箱
74LS86
74LS00
3、了解芯片
芯片管脚示意图
4、实验内容与结果(一)
《数字电路》组合逻辑电路(半加器全加器及逻辑运算)实验
《数字电路》组合逻辑电路（半加器全加器及逻辑运算）实验一、实验目的1、掌握组合逻辑电路的功能测试。
2、验证半加器和全加器的逻辑功能。
3、学会二进制数的运算规律。
二、实验设备74LS00 二输入端四与非门 3片74LA86 二输入端四异或门 1片74LS54 四组输入与或非门 1片数字电子技术试验箱三、实验内容及步骤1、组合逻辑电路功能测试。
（1）用2片74LS00组成图5-1所示逻辑电路。
为便于接线和检查，在图中要注明芯片编号及各引脚对应的编号。
（2）图中A、B、C接电平开关（K1、K2、K3），Y1、Y2接发光管（L1、L2）电平显示。
（3）按表5-3要求，改变A、B、C的状态，填表并写出Y1、Y2逻辑表达式。
（4）将运算结果与理论值比较。
图5-1表5-3=A+A’BY1Y=A’B+B’C22、测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。
根据半加器的逻辑表达式可知，半加器Y是A、B的异或，而进位Z是A、B 相与，故半加器可用一个集成异或门和二个与非门组成，如图5-2。
（1）在实验仪上用异或门和与非门接成以上电路。
A、B接电平开关K1、K2；Y、Z接电平显示（L1、L2）。
（2）按表5-4要求改变A、B状态，填表。
图5-2 表5-43、测试全加器的逻辑功能。
（1）写出图5-3电路的逻辑表达式。
（2）根据逻辑表达式列真值表。
（表5-5）（3）根据真值表画逻辑函数Si 、Ci的卡诺图。
图5-3（4）填写表5-5各点状态。
表5-5四、实验心得组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关。
组合逻辑电路是指在任何时刻,输出状态只决定于同一时刻各输入状态的组合,而与电路以前状态无关,而与其他时间的状态无关。
分析方法：1、根据逻辑电路写出逻辑表达式。
2、逻辑表达式化简。
3、根据逻辑表达式画出真值表。
与逻辑表示只有在决定事物结果的全部条件具备时，结果才发生。
实验2 半加器全加器的电路设计实现
2 =1
7486N
1 3
&
2
7400N
4
6
5 =1
7486N
4
6
5&
7400N
Si
9
Ci
10 & 8
7400N
全加器逻辑功能测试
输入
A
B
C
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0Байду номын сангаас
1
0
1
1
1
0
1
1
1
输出
Si
Ci
3.3 半加器电路设计
（1）用与非门实现逻辑电路图。 （2）自拟表格验证。
Si AAB B AB
C AB
3.4 16位算术/逻辑运算电路设计
设计要求：（1）运算位数：16位 （2）进行算术和逻辑运算。
精品课件！
精品课件！
4、作业
1.完成实验总结报告。 2.预习实验3编码器、译码器和数据选择器 的应用。 3.设计电路并搭制电路。
S A B C AB
S A
=1
B
7486N 300 Ω
C
&
7400N 7404N 300 Ω
输入 AB 00 01 10 11
输出 SC
3.1半加器功能测试
3.2 全加器逻辑功能测试
Si Ai Bi Ci1 Ci ( Ai Bi )Ci1 Ai Bi
1
A
3
B
1、实验目的
1 掌握组合逻辑电路的功能测试。 2 用与非门、或非门设计实现半加器 和全加器。
数电实验二 组合逻辑电路
实验二 组合逻辑电路一、实验目的1.掌握组和逻辑电路的功能测试。
2.验证半加器和全加器的逻辑功能。
3.学会二进制数的运算规律。
二、实验仪器及器件1.仪器：数字电路学习机2.器件：74LS00 二输入端四与非门 3片 74LS86 二输入端四异或门 1片 74LS54 四组输入与或非门 1片三、实验内容1.组合逻辑电路功能测试(1).用2片74LS00按图2.1连线，为便于接线和检查，在图中要注明芯片编号及各引脚对应的编号。
(2).图中A 、B 、C 接电平开关，Y1、Y2接发光管电平显示(3).按表2.1要求，改变A 、B 、C 的状态，填表并写出Y1、Y2的逻辑表达式。
(4).将运算结果与实验比较。
Y1=A+B2.测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。
根据半加器的逻辑表达式可知，半加器Y 是A 、B 的异或，而进位Z 是A 、B 相与，故半加器可用一个集成异或门和二个与非门组成，如图2.2。
(1).用异或门和与非门接成以上电路。
输入A 、B 接电平开关，输出Y 、Z 接电平显示。
(2).按表2.2要求改变A 、B 状态，填表。
3.测试全加器的逻辑功能。
(1).写出图2.3电路的逻辑表达式。
(2).根据逻辑表达式列真值表。
(3).根据真值表画逻辑函数SiCi 的卡诺图。
111S i C i4.测试用异或门、与或门和非门组成的全加器的功能。
全加器可以用两个半加器和两个与门一个或门组成，在实验中，常用一块双异或门、一个与或非门和一个与非门实现。
(1).写出用异或门、与或非门和非门实现全加器的逻辑表达式，画出逻辑电路图。
(2).连接电路图，注意“与或非”门中不用的“与门”输入端要接地。
(3).按表2.4记录Si 和Ci 的状态。
1-⊕⊕=i i C B A S ，AB C B A C i i +⊕=-1)(A i S iB i+ C i C i-1四、 1.整理实验数据、图表并对实验结果进行分析讨论。
组合逻辑电路设计之全加器半加器
组合逻辑电路设计之全加器半加器全加器和半加器是组合逻辑电路中常用的两种基本电路。
全加器和半加器可以用于实现二进制数的加法运算。
在本文中，将详细介绍全加器和半加器的设计原理和电路结构。
一、半加器半加器是一个用于实现两个一位二进制数相加求和的电路。
半加器的输入包括两个二进制数A和B，输出包括二进制求和信号S和进位信号C。
```A----，--?--SB----，，--CGND```半加器的输出S等于输入A和B的异或（XOR）结果，输出C等于输入A和B的与（AND）结果。
半加器的真值表如下所示：A，B，S，C---，---，---，---0，0，0，00，1，1，01，0，1，01，1，0，1二、全加器全加器是一个用于实现三个一位二进制数相加求和的电路。
全加器的输入包括两个二进制数A和B，以及一个进位信号Cin（来自上一位的进位或者是初始进位信号），输出包括二进制求和信号S和进位信号Cout （输出给下一位的进位信号）。
```A----，--?---SB ----，，--CoutCin --，--?-------CGND```全加器的输出S等于输入A、B和Cin的异或（XOR）结果，输出Cout等于输入A、B和Cin的任意两个的与（AND）结果和输入A、B和Cin的三个的或（OR）结果的与（AND）结果。
全加器的真值表如下所示：A ，B ， Cin ， S ， Cout---，---，-----，---，------0，0，0，0，00，0，1，1，00，1，0，1，00，1，1，0，11，0，0，1，01，0，1，0，11，1，0，0，11，1，1，1，1三、全加器的电路设计可以通过组合半加器的方式来设计一个全加器。
在全加器中，首先使用两个半加器实现输入A和B的求和结果（S1）和对应的进位（C1）；然后再使用一个半加器将输入A和B之间的进位信号（Cin）与求和结果（S1）相加，得到最终的求和结果（S）和进位信号（Cout）。
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3、实验内容
3.1 半加器功能测试
S A B C AB
S A
=1
B
7486N 300 Ω
C
&
7400N 7404N 300 Ω
输入 AB 00 01 10 11
输出 SC
3.1半加器功能测试
3.2 全加器逻辑功能测试
Si Ai Bi Ci1 Ci ( Ai Bi )Ci1 Ai Bi
实验2 半加器、全加器的电路 设计实现
1、实验目的
1 掌握组合逻辑电路的功能测试。 2 用与非门、或非门设计实现半加器 和全加器。
2、实验设备及器件
数字万用表 数字电路实验箱 集成电路 74LS00 4-2输入与非门 74LS04 6非门 74LS86 4-2输入异或门 74LS381 集成算术/逻辑单元
C AB
3.4 16位算术/逻辑运算电路设计
设计要求：（1）运算位数：16位 （2）进行算术和逻辑运算。
4、作业
1.完成实验总结报告。 2.预习实验3编码器、译码器和数据选择器 的应用。 3.设计电路并搭制电路。
1
A
3
B
2 =1
7486N
1 3
&
2
7400N
4
6
5 =1
7486N
4
6
5&
7400N
Si
9
Ci
10 & 8
7400N
全加器逻辑功能测试
输入
A
B
C
0
0
0
0
0
1
0
1
0
0
1
1ห้องสมุดไป่ตู้
1
0
0
1
0
1
1
1
0
1
1
1
输出
Si
Ci
3.3 半加器电路设计
（1）用与非门实现逻辑电路图。 （2）自拟表格验证。
Si AAB B AB