计算机组成原理 第4讲

微处理机芯片一般都有动态存储器刷新控制功能，产生行地 址和刷新控制信号。
Double Data Rate (DDR) SDRAM Double data rate (DDR) SDRAM was a later development of SDRAM, used in PC memory beginning in 2000. SDRAM（ Synchronous Dynamic RAM ）在一个时钟周期内只 传输一次数据，它是在时钟的上升沿进行数据传输；而DDR内存 则是一个时钟周期内传输两次数据，能够在时钟的上升沿和下降 沿各传输一次数据，因此称为双倍速率同步动态随机存储器。 DDR2 SDRAM was originally seen as a minor enhancement (based upon the industry standard single-core CPU) on DDR SDRAM that mainly afforded higher clock speeds and somewhat deeper pipelining. However, with the introduction and rapid acceptance of the multi-core CPU in 2006, it is generally expected in the industry that DDR2 will revolutionize the existing physical DDR-SDRAM standard. Further, with the development and introduction of DDR3 SDRAM in 2007, it is anticipated DDR3 will rapidly replace the more limited DDR and newer DDR2.
2-4 Y 3 译 码 Y2 B 器 Y1
S
A …
Y0
…
A0
CPU A0~ A12 CS
8K×8
A0~ A12 CS
8K×8
A0~ A12 CS
8K×4R×4
ROM
ROM
RAM
D0 … D7
D0~ D7 OE D0~ D7 OE
D0 ~ D3 R / W D0 ~ D3 R / W
② 计算RAM和ROM芯片数，说明应该选用什么译码器。 ③ 画出CPU和存储系统的电路连接图。
解： ① CPU有15条地址线，∴地址空间=215= 32K 实存容量=ROM容量+RAM容量=16 KB+8KB = 24KB 16KB的ROM区的地址范围是0000H~3FFFH。 RAM区的地址范围是6000H~7FFFH。
MREQ， R / W 等 例：CPU字长16位，有8条数据线，15条地址线， 控制线。存储器按字节编址。 要求用8K×4 bit的RAM芯片和8K×8 bit的ROM芯片组成16KB的 ROM和8KB的RAM。 ROM的起始地址0000H，RAM的起始地址6000H。
① 说明该计算机的地址空间、实存容量、ROM和RAM的地址 范围分别是多少？
③ 要连接CPU的全部地址线和数据线。
（1）位扩展 例1：用16K×4的RAM芯片构成16K×8的存储器。
D0 … D3 D4 … D7
I/O0 I/O1 I/O2 I/O3
16K×4 RAM
I/O0 I/O1 I/O2 I/O3
16K×4 RAM
A0……A13 R / W CS
R /W
A0 … A13
模4交叉编址的地址序列 在理想情况下，如果程序段和数据块都连续地在存储模块中 存放和读取，低位交叉编址方式可以大大提高主存的有效访问速 度。但是，当程序发生转移或随机访问少量数据，地址流不是均 匀分布在各个存储模块中，就会产生访存冲突。 21
S
Y3
（3）字位扩展 用L字×K位的存储器芯片构成M×N的存储器，需要 （M/L）*（N/K）个存储器芯片。 片选信号 CS 由高位地址译码产生。 低位地址直接与存储器芯片的地址线连接。 例3：用1K×4位的RAM芯片构成2K×8位的RAM Each word in memory is assigned an identification number, called an address, starting from 0 and continuing with 1,2,3, up to 2k-1 where k is the number of address lines.
动态存储器 Dynamic RAM 2．动态存储器的刷新 Refresh MOS管的栅极电容容量很小，绝缘电阻不够大，经过一段时 间后电荷逐渐泄漏，使保存的信息丢失。为了不丢失数据，必须 及时对保存的信息进行刷新。在芯片内部把存储单元的内容读出 来再写回去，信息不出现在数据总线上。
刷新周期一般为2ms。
§4.2.7 提高访存速度的措施 1. 单体多字系统 程序和数据在存储器内一般是连续存放的。如果每次访存， 用一个地址，能够一次取出N条指令/数据，就相当于把存储器的 速度提高了N倍。 单体多字技术是使存储器字长是指令/数据字长的N倍。在 每个存储单元中存放N个数据字/指令字。 单体多字技术要求数据总线和CPU内的数据寄存器也是N倍 字长的。
1024×4 RAM
1024×4 RAM
1024×4 RAM
1024×4 RAM
R /W
A0 A9 A10 A11 …
A0…A9 R / W CS …
0 码 2 器 4 Y1 译 Y2
A0…A9 R / W CS A0…A9 R / W CS A0…A9 R / W CS …
Y
-
由片选线区分每个芯片的地址范围
A0……A13R / W CS
CS 将存储器芯片的地址线、片选线、读写控制线并联，数据线分别 引出。
（2）字扩展 例2：用1K×4位的RAM芯片构成4K×4位的存储器。 将各个存储器芯片的地址线、数据线、读写控制线并联
D3 …
D0
I/O0 I/O1 I/O2 I/O3 I/O0 I/O1 I/O2 I/O3 I/O0 I/O1 I/O2 I/O3 I/O0 I/O1 I/O2 I/O3
DRAM芯片通常采用定时逐行刷新。
2．动态存储器的刷新 Refresh ① 集中刷新
刷新周期
刷新
刷新
t
在一个刷新周期内，用一段固定的时间，连续对存储器的所 有行逐一刷新，在此期间内停止CPU和其他主设备对存储器的读 写。
例如，1个存储器有1024行，存储周期为200ns。刷新一次需 204.8μs。在2ms内还有1795.2μs的时间可用于存储器读写。 集中刷新方式的缺点：在刷新期间不能访问存储器，有时会 影响CPU工作。
D7
…
D4 D3
…
D0 I/O0 I/O1 I/O2 I/O3 1024×4 RAM I/O0 I/O1 I/O2 I/O3 I/O0 I/O1 I/O2 I/O3 I/O0 I/O1 I/O2 I/O3 1024×4 RAM 1024×4 RAM 1024×4 RAM
A0…A9
R/ W CS
A0…A9
§4.2.5 主存储器与CPU的连接 单个存储器芯片的容量往往不能满足需要，用存储器容量的 扩展技术实现所要求容量的存储器。
（1）位扩展
存储器芯片的位数K小于所设计的存储器的位数N。 用L字×K位的存储器芯片构成L×N的存储器， 存储器芯片数 = N/K （2）字扩展
存储器芯片的字数小于所设计的存储器的要求。
② 分布式刷新 在2ms时间内分散地将各行刷新一遍，每隔Δt时间刷新一行。
刷新周期 Δt
t
Δt = 刷新周期 / 存储器行数 动态存储器一般分为128行，所以Δt = 2ms / 128=15.625μs
存储控制电路依次产生行地址，并发出刷新请求信号。在 DRAM芯片内，所有行地址相同的存储单元同时进行刷新。
R/ W CS A0…A9 R/ W CS A0…A9 R/ W CS
R /W
A0 A9 A10 A 器 2 B 4 A11 译
码
…
…
…
Y0 Y1
Y2
S
Y3
（4）与CPU连接 如果CPU有MREQ 等控制线，在产生片选信号时必须要用到。 存储系统一定是既有RAM又有ROM。 注意：① CPU的地址总线和数据总线的线数。 ② ROM的输出允许信号 OE。 The selection of a specific word inside the memory is done by applying the k-bit binary address to the address lines. A decoder inside the memory accepts this address and opens the path needed to select the bits of the specified word.
计算机组成原理
Principles of Computer Organization
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第4章 存储器
Chapter 4 Storage
(2)
•主存储器 Main Memory 相联存储器 Associative Memory A memory unit is a collection of storage cells together with associated circuits needed to transfer information in and out of storage. The memory stores binary information in groups of bits called words.