3-CameraLink接口-时序控制
CameraLink接口电子存储芯片设计
CameraLink接⼝电⼦存储芯⽚设计2019-03-171引⾔随着图像传感器制造⼯艺的不断提⾼，数字摄相机的分辨率和帧频也不断提⾼、这使得数字摄相机输出的数据率也随之提⾼，数字摄相机和图像采集设备之间的通信速率变得⾮常重要。
在某项⽬中，前端数字相机分辨率为1024×1024像素，帧频⾼达120帧／秒，8／10／12位BaseCameraLink输出，要求将数字相机的图像采集下来并进⾏存储，并具备⽹络读取数据的接⼝。
由此，可以计算出如果摄相机输出为12位的话，其数据将达到1．44Gbps，对存储设备的数据通信速率、存储容量和管理都提出了较⾼的要求；针对上述要求，笔者设计了基于NandFlash电⼦存储芯⽚的⼤容量电⼦存储系统，该存储系统存储容量达到3．84TB，具有与数字摄像机相连的BaseCameraLink通讯接⼝，同时，具有摄像机视频数据的管理功能，并具有⽹络接⼝，以FTP服务器的⽅式，提供视频数据⽂件的下载。
2存储系统总体设计构思如图1所⽰，⾼速电⼦存储系统由BaseCameraLink⾼速接⼝、控制单元、存储阵列单元组成。
⾼速电⼦存储系统的BaseCameraLink⾼速接⼝提供与数字摄像机的⾼速数据通道，同时完成⾼速数据的降速分配；读取／控制单元是⾼速电⼦存储系统的管理核⼼，完成存储数据的读取／合成、存储阵列控制以及FTP⽹络服务功能；存储阵列单元是由10块存储板组成，单个存储板设计容量为384GB，⾼速电⼦存储系统总存储容量达到10×384GB＝3．84TB的⼤⼩。
3BaseCameraLink⾼速接⼝［8］CameraLink协议是⼀个⼯业⾼速串⼝数据和连接协议，它是各公司达成的⼀种协议，由美国⾃动化⼯业协会AIA制定、修改和，其⽬的是简化图像采集接⼝，⽅便⾼速图像传感器和采集系统的链接。
CameraLink接⼝有三种配置⽅式，即基本（Base）配置、中档（Medium）配置、全速（Full）配置；主要是解决数据传输量的问题，这为不同速度的相机提供了合适的配置和连接⽅式；其中，基本（Base）配置的有效数据带宽（时钟75MHz时），可达1．8Gbps，完全可以满⾜系统使⽤数字摄相机最⼤1．44Gbps数据量的需要，由此，⾼速电⼦存储系统与摄相机连接的数据接⼝采⽤BaseCameraLink的形式。
基于Camera Link的高速图像传输模块及时序优化设计
基于Camera Link的高速图像传输模块及时序优化设计汝兴海;任勇峰;李辉景;王淑琴【摘要】为了解决图像信号源卡与高速图像记录器实际测试过程中出现的误码较多、图像显示效果不佳等问题,给出了系统组成及原理,并在对发送与接收时序及误码出现原因加以细致分析后,提出了时钟相移与降频等方法对发送端的时序进行优化设计;通过实验对比优化前与优化后发送端的波形图以及数据校验结果,证明了优化后的数据传输更加稳定可靠,大大减少了误码的出现,提高了图像数据的准确率与可靠性;因此该优化方法切实有效,并且对其他高速同步数据的发送与接收具有一定的参考价值.【期刊名称】《计算机测量与控制》【年(卷),期】2015(023)007【总页数】3页(P2546-2548)【关键词】Camera Link;高速图像传输;时序优化【作者】汝兴海;任勇峰;李辉景;王淑琴【作者单位】中北大学仪器科学与动态测试教育部重点实验室;电子测试技术重点实验室,太原 030051;中北大学仪器科学与动态测试教育部重点实验室;电子测试技术重点实验室,太原 030051;中北大学仪器科学与动态测试教育部重点实验室;电子测试技术重点实验室,太原 030051;中北大学仪器科学与动态测试教育部重点实验室;电子测试技术重点实验室,太原 030051【正文语种】中文【中图分类】TN919.82图像的采集与存储设备已经广泛应用于工业生产、医疗卫生、航空航天等领域，因此图像数据的准确性与可靠性对设备有着重大的意义。
图像数据的位数多、速率快，数据量较大，且数据变化时建立时间较长。
同时，在传输通道中，各位信号延迟难以完全相同，变化后不会同时达到稳定，则数据传输就可能出现较多的误码。
本文针对实际传输中出现的问题，优化了图像发送时序，从而将数据中出现的误码加以解决。
1.1 系统组成高速图像记录器用于对某飞行器在飞行过程中采集的图像数据加以存储并实时显示。
为了对高速图像记录器进行测试，研制了图像信号源卡，模拟飞行器上搭载的高速相机。
CameraLink 图像采集接口电路1 (2)
CameraLink 图像采集接口电路1．Camera Link标准概述Camera Link 技术标准是基于 National Semiconductor 公司的 Channel Link 标准发展而来的，而 Channel Link 标准是一种多路并行 LVDS 传输接口标准。
低压差分信号（ LVDS ）是一种低摆幅的差分信号技术，电压摆幅在 350mV 左右，具有扰动小，跳变速率快的特点，在无失传输介质里的理论最大传输速率在 1.923Gbps 。
90 年代美国国家半导体公司（ National Semiconductor ）为了找到平板显示技术的解决方案，开发了基于 LVDS 物理层平台的 Channel Link 技术。
此技术一诞生就被进行了扩展，用来作为新的通用视频数据传输技术使用。
如图1 所示， Channel Link 由一个并转串信号发送驱动器和一个串转并信号接收器组成，其最高数据传输速率可达 2.38G 。
数据发送器含有 28 位的单端并行信号和 1 个单端时钟信号，将 28 位 CMOS/TTL 信号串行化处理后分成 4 路 LVDS 数据流，其 4 路串行数据流和 1 路发送 LVDS 时钟流在 5 路 LVDS 差分对中传输。
接收器接收从 4 路 LVDS 数据流和 1 路 LVDS 时钟流中把传来的数据和时钟信号恢复成 28 位的 CMOS/TTL 并行数据和与其相对应的同步时钟信号。
图1 camera link接口电路2．Channel Link标准的端口和端口分配2.1 ．端口定义一个端口定义为一个 8 位的字，在这个 8 位的字中，最低的 1 位（ LSB ）是 bit0 ，最高的 1 位（ MSB ）是 bit7 。
Camera Link 标准使用 8 个端口，即端口 A 至端口 H 。
2.2 ．端口分配在基本配置模式中，端口 A 、 B 和 C 被分配到唯一的 Camera Link 驱动器 / 接收器对上；在中级配置模式中，端口 D 、 E 和 F 被分配到第二个驱动器 / 接收器对上；在完整配置模式中，端口 A 、 B 和 C 被分配到第一个驱动器 / 接收器对上，端口 D 、 E 和 F 被分配到第二个驱动器 / 接收器对上，端口 G 和 H 被分配到第三个驱动器 / 接收器对上（见图2 ）。
cameralink布线规则
cameralink布线规则
CameraLink接口是目前工业数字相机的主要图像输出接口之一，该种接口具有实时性好、抗干扰的优点，可满足大部分相机的数据流量要求。
其布线时，通常需要注意以下几点：- 信号走线应该尽可能短，以减少信号延迟和信号衰减。
- 信号差分对应的两条走线应该保持长度相等，以避免信号失配。
- 信号走线应该避免与电源线和地线交叉，以避免噪声干扰。
- PCB的布局应该尽可能紧凑，以减少信号传输的路径和干扰。
- 在信号传输的起始和终止点应该加上合适的阻抗匹配电路，以保证信号的完整性和稳定性。
如果有高速信号需要传输，可以考虑使用阻抗控制的微带线或同轴线，以减少信号的反射和失真。
具体的布线规则还需要根据具体的Cameralink标准和应用场景来确定。
3-CameraLink接口-时序控制 (2)
CameraLink接口1.CameraLink接口简介1.1CameraLink标准概述Camera Link 技术标准是基于 National Semiconductor 公司的 Channel Link 标准发展而来的，而 Channel Link 标准是一种多路并行 LVDS 传输接口标准。
低压差分信号（ LVDS ）是一种低摆幅的差分信号技术，电压摆幅在 350mV 左右，具有扰动小，跳变速率快的特点，在无失传输介质里的理论最大传输速率在 1.923Gbps 。
90 年代美国国家半导体公司（ National Semiconductor ）为了找到平板显示技术的解决方案，开发了基于 LVDS 物理层平台的 Channel Link 技术。
此技术一诞生就被进行了扩展，用来作为新的通用视频数据传输技术使用。
如图1.1所示， Channel Link 由一个并转串信号发送驱动器和一个串转并信号接收器组成，其最高数据传输速率可达 2.38G 。
数据发送器含有 28 位的单端并行信号和 1 个单端时钟信号，将 28 位 CMOS/TTL 信号串行化处理后分成 4 路 LVDS 数据流，其 4 路串行数据流和 1 路发送 LVDS 时钟流在 5 路 LVDS 差分对中传输。
接收器接收从 4 路 LVDS 数据流和 1 路 LVDS 时钟流中把传来的数据和时钟信号恢复成 28 位的 CMOS/TTL 并行数据和与其相对应的同步时钟信号。
图1.1 camera link接口电路1.2CameraLink端口和端口分配1.2.1端口分配在基本配置模式中，端口 A 、 B 和 C 被分配到唯一的 Camera Link 驱动器 / 接收器对上；在中级配置模式中，端口 D 、 E 和 F 被分配到第二个驱动器 / 接收器对上；在完整配置模式中，端口 A 、 B 和 C 被分配到第一个驱动器 / 接收器对上，端口 D 、 E 和F 被分配到第二个驱动器 / 接收器对上，端口 G 和 H 被分配到第三个驱动器 / 接收器对上。
3-CameraLink接口-时序控制
CameraLink接口
1.CameraLink接口简介
1.1CameraLink标准概述
CameraLink技术标准是基于NationalSemiconductor公司的ChannelLink标准发展而来的，而ChannelLink标准是一种多路并行LVDS传输接口标准。
低压差分信号（LVDS）是一种低摆幅的差分信号技术，电压摆幅在350mV左右，具有扰动小，跳变速率快的特点，在无失传输介质里的理论最大传输速率在1.923Gbps。
90年代美国国家半导体公司（NationalSemiconductor）为了找到平板显示技术的解决方案，开发了基于LVDS物理层平台的
如图
位
5路LVDS
恢复成
A、B 和C
口G和芯
E和H，
那么
H的8
从
中读取处FPGA DDR 包括2RAM 另外，
子模块来完成位宽的转换。
2.4modelsim仿真结果
图2.4modelsim仿真结果
如图2.4，被测FPGA每来一个行同步，CameraLink模块获取行地址后读取DDR2中的数据写入缓存模块，等到下一个行同步来的时候把所读的数据从缓存模块中输出。
实际要求的是每个行同步来后要读取一行数据，大小为2048x12bit，为了缩小仿真时间，仿真时没一行的数据长度为：80x12bit。
图2.5五路CameraLink仿真输出
如图2.5，当下个行同步来的时候缓存数据输出，输出的数据时连续的。
3-CameraLink接口-时序控制
CameraLink接口1.CameraLink接口简介1.1CameraLink标准概述Camera Link 技术标准是基于 National Semiconductor 公司的 Channel Link 标准发展而来的，而 Channel Link 标准是一种多路并行 LVDS 传输接口标准。
低压差分信号（ LVDS ）是一种低摆幅的差分信号技术，电压摆幅在 350mV 左右，具有扰动小，跳变速率快的特点，在无失传输介质里的理论最大传输速率在 1.923Gbps 。
90 年代美国国家半导体公司（ National Semiconductor ）为了找到平板显示技术的解决方案，开发了基于 LVDS 物理层平台的 Channel Link 技术。
此技术一诞生就被进行了扩展，用来作为新的通用视频数据传输技术使用。
如图1.1所示， Channel Link 由一个并转串信号发送驱动器和一个串转并信号接收器组成，其最高数据传输速率可达 2.38G 。
数据发送器含有 28 位的单端并行信号和 1 个单端时钟信号，将 28 位 CMOS/TTL 信号串行化处理后分成 4 路 LVDS 数据流，其 4 路串行数据流和 1 路发送 LVDS 时钟流在 5 路 LVDS 差分对中传输。
接收器接收从 4 路 LVDS 数据流和 1 路 LVDS 时钟流中把传来的数据和时钟信号恢复成 28 位的 CMOS/TTL 并行数据和与其相对应的同步时钟信号。
图1.1 camera link接口电路1.2CameraLink端口和端口分配1.2.1端口分配在基本配置模式中，端口 A 、 B 和 C 被分配到唯一的 Camera Link 驱动器 / 接收器对上；在中级配置模式中，端口 D 、 E 和 F 被分配到第二个驱动器 / 接收器对上；在完整配置模式中，端口 A 、 B 和 C 被分配到第一个驱动器 / 接收器对上，端口 D 、 E 和F 被分配到第二个驱动器 / 接收器对上，端口 G 和 H 被分配到第三个驱动器 / 接收器对上。
CameraLink图像采集接口电路1(2)详解
CameraLink 图像采集接口电路1．Camera Link标准概述Camera Link 技术标准是基于 National Semiconductor 公司的 Channel Link 标准发展而来的，而 Channel Link 标准是一种多路并行 LVDS 传输接口标准。
低压差分信号（ LVDS ）是一种低摆幅的差分信号技术，电压摆幅在 350mV 左右，具有扰动小，跳变速率快的特点，在无失传输介质里的理论最大传输速率在 1.923Gbps 。
90 年代美国国家半导体公司（ National Semiconductor ）为了找到平板显示技术的解决方案，开发了基于 LVDS 物理层平台的 Channel Link 技术。
此技术一诞生就被进行了扩展，用来作为新的通用视频数据传输技术使用。
如图1 所示， Channel Link 由一个并转串信号发送驱动器和一个串转并信号接收器组成，其最高数据传输速率可达 2.38G 。
数据发送器含有 28 位的单端并行信号和 1 个单端时钟信号，将 28 位 CMOS/TTL 信号串行化处理后分成 4 路 LVDS 数据流，其 4 路串行数据流和 1 路发送 LVDS 时钟流在 5 路 LVDS 差分对中传输。
接收器接收从 4 路 LVDS 数据流和 1 路 LVDS 时钟流中把传来的数据和时钟信号恢复成 28 位的 CMOS/TTL 并行数据和与其相对应的同步时钟信号。
图1 camera link接口电路2．Channel Link标准的端口和端口分配2.1 ．端口定义一个端口定义为一个 8 位的字，在这个 8 位的字中，最低的 1 位（ LSB ）是 bit0 ，最高的 1 位（ MSB ）是 bit7 。
Camera Link 标准使用 8 个端口，即端口 A 至端口 H 。
2.2 ．端口分配在基本配置模式中，端口 A 、 B 和 C 被分配到唯一的 Camera Link 驱动器 / 接收器对上；在中级配置模式中，端口 D 、 E 和 F 被分配到第二个驱动器 / 接收器对上；在完整配置模式中，端口 A 、 B 和 C 被分配到第一个驱动器 / 接收器对上，端口 D 、 E 和 F 被分配到第二个驱动器 / 接收器对上，端口 G 和 H 被分配到第三个驱动器 / 接收器对上（见图2 ）。
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CameraLink接口
1.CameraLink接口简介
1.1CameraLink标准概述
Camera Link 技术标准是基于 National Semiconductor 公司的 Channel Link 标准发展而来的，而 Channel Link 标准是一种多路并行 LVDS 传输接口标准。
低压差分信号（ LVDS ）是一种低摆幅的差分信号技术，电压摆幅在 350mV 左右，具有扰动小，跳变速率快的特点，在无失传输介质里的理论最大传输速率在 1.923Gbps 。
90 年代美国国家半导体公司（ National Semiconductor ）为了找到平板显示技术的解决方案，开发了基于 LVDS 物理层平台的 Channel Link 技术。
此技术一诞生就被进行了扩展，用来作为新的通用视频数据传输技术使用。
如图1.1所示， Channel Link 由一个并转串信号发送驱动器和一个串转并信号接收器组成，其最高数据传输速率可达 2.38G 。
数据发送器含有 28 位的单端并行信号和 1 个单端时钟信号，将 28 位 CMOS/TTL 信号串行化处理后分成 4 路 LVDS 数据流，其 4 路串行数据流和 1 路发送 LVDS 时钟流在 5 路 LVDS 差分对中传输。
接收器接收从 4 路 LVDS 数据流和 1 路 LVDS 时钟流中把传来的数据和时钟信号恢复成 28 位的 CMOS/TTL 并行数据和与其相对应的同步时钟信号。
图1.1 camera link接口电路
1.2CameraLink端口和端口分配
1.2.1端口分配
在基本配置模式中，端口 A 、 B 和 C 被分配到唯一的 Camera Link 驱动器 / 接收器对上；在中级配置模式中，端口 D 、 E 和 F 被分配到第二个驱动器 / 接收器对上；在完整配置模式中，端口 A 、 B 和 C 被分配到第一个驱动器 / 接收器对上，端口 D 、 E 和F 被分配到第二个驱动器 / 接收器对上，端口 G 和 H 被分配到第三个驱动器 / 接收器对上。
表1.1给出了三种配置的端口分配， Camera Link 芯片及连接器的使用数量情况。
表1.1 3种配置模式的端口分配
图1.2 各种配置下的端口连接关系
1.2.2端口的位分配
从表1.2中我们可以看出在 3 种 Camera Link 配置模式中，图像数据位是怎样分配到端口的。
这种位分配方式已经被应用于市场上最流行的相机上了。
如果只用端口 D 和 G ，那么它们与器件的连接方法与端口 A 相同。
同样，如果使用端口 E 和 H ，它们与器件连接方法同端口 B 的相同，端口 F 的与端口 C 的相同。
如果相机在每个周期内仅输出 1 个像素，那么就使用分配给像素 A 的端口；如果相机在每个周期内输入 2 个像素，那么使用分配像素 A 和像素 B 的端口；如果在每个周期内输出 3 个像素，那么使用分配给像素 A 、 B 和 C 的端口；依次类推至相机每周期输出 8 个像素，那么分配给 A ～ H 的 8 个端口都将被使用。
2. CameraLink 接口模块设计 2.1 功能描述
该模块主要根据被测FPGA 发来的图像地址信号将DDR2中的指定图像数据读取出来，并且分五路发送给CameraLink 接口，由CameraLink 图像采集卡接收并传给上位机显示。
2.2 接口描述
CameraLink 图像采集端口模块的接口信号如图2.1所示：
时钟同步
产生模块被测FPGA
DDR2控制器模块
DS90CR 287模块
图2.1 CameraLink 图像采集端口示意图
表2.1各端口的接口定义
CameraLink接口信号时序如图2.2所示：
图2.2 CameraLink图像采集电路的时序图
2.3功能实现
Cameralink图像采集接口电路主要包含两个子模块，如图4.59所示，数据读取分发模块负责从DDR2中读取处理好的CMOS图像，并按指定的数据编排要求分发给5路CAMERALINK数据缓冲输出模块，数据缓冲输出模块完成5路CAMERALINK数据的缓冲，并按指定时序要求发送给DS90CR287。
图2.3 CameraLink图像采集软件流程框图
2.3.1数据读取分发模块
数据读取分发模块负责在帧行同步信号的控制下，按照地址使能和地址信号从DDR2中读取处理好的CMOS图像数据，并按指定的数据编排要求发送给cameralink数据缓冲输出模块。
该模块也分为两个子模块：地址映射模块和读取DDR模块。
地址映射模块的主要功能是根据被测FPGA给的行地址转化成对应DDR的行起始地址，转化完成后把DDR地址发给DDR读取模块，DDR读取模块负责把该行的10240个像素（12bit）全部读取到五路缓冲模块中。
2.3.2数据缓冲输出模块
缓冲模块总共有五路，把一行图像数据平均分到五路缓冲后输出。
每路CameraLink缓冲模块包括2个双口RAM，采用乒乓读写的工作模式，一个双口RAM读DDR数据的同时另一个双口RAM发送数据。
双口RAM配置为两端口
独立时钟模式，以隔离DDR时钟和CamerLink数据域的时钟。
另外，两端口可以配置为不同的数据位宽，以方便实现DDR2数据位宽64位到16位数据位宽的变换。
由于CamerLink输出时12位的，因此在款冲模块处还要有一个16位位宽转换位12位位宽的子模块来完成位宽的转换。
2.4modelsim仿真结果
图2.4 modelsim仿真结果
如图2.4，被测FPGA每来一个行同步，CameraLink模块获取行地址后读取DDR2中的数据写入缓存模块，等到下一个行同步来的时候把所读的数据从缓存模块中输出。
实际要求的是每个行同步来后要读取一行数据，大小为2048x12bit，为了缩小仿真时间，仿真时没一行的数据长度为：80x12bit。
图2.5 五路CameraLink仿真输出
如图2.5，当下个行同步来的时候缓存数据输出，输出的数据时连续的。