数字电路第四章五
《数字电子技术基础》第五版：第四章 组合逻辑电路
74HC42
二－十进制译码器74LS42的真值表
序号 输入
输出
A3 A2 A2 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9
0 0 000 0 111111111
1 0 001 1 011111111
2 0 010 1 101111111
3 0 011 1 110111111
4 0 100 1 111011111
A6 A4 A2
A0
A15 A13 A11 A9
A7 A5 A3
A1
I7 I6 I5 I4 I3 I2 I1 I00
S
74LS 148(1)
YS
YEE Y2 Y1
Y0
XX
I7 I6 I5 I4 I3 I2 I1 I0
S
74LS 148(2)
YS
YE Y2 Y1
Y0
X
&
G3
&
G2
&
G3
Z3
Z2
Z1
&
G3
0时1部分电路工作在d0a1a0d7d6d5d4d3d2d1d074ls153d22d20d12d10d23d21s2d13d11s1y2y1a1a0在d4a0a1a2集成电路数据选择器集成电路数据选择器74ls15174ls151路数据输入端个地址输入端输入端2个互补输出端74ls151的逻辑图a2a1a02274ls15174ls151的功能表的功能表a2a1a0a将函数变换成最小项表达式b将使能端s接低电平c地址a2a1a0作为函数的输入变量d数据输入d作为控制信号?实现逻辑函数的一般步骤cpcp000001010011100101110111八选一数据选择器三位二进制计数器33数据选择器数据选择器74ls15174ls151的应用的应用加法器是cpu中算术运算部件的基本单元
数字电子技术基础 第4章
在将两个多位二进制数相加时，除了最低位以外，每一 位都应该考虑来自低位的进位，即将两个对应位的加数 和来自低位的进位3个数相加。这种运算称为全加，所用 的电路称为全加器。
图4.3.26
全加器的卡诺图
图4.3.27 双全加器74LS183 （a）1/2逻辑图 （b）图形符号
二、多位加法器
1、串行进位加法器（速度慢）
数字电子技术基础 第四章 组合逻辑电路
Pan Hongbing VLSI Design Institute of Nanjing University
4.1 概述
数字电路分两类：一类为组合逻辑电路，另一类 为时序逻辑电路。 一、组合逻辑电路的特点
任何时刻的输出仅仅取决于该时刻的输入，与电路原 来的状态无关。 电路中不能包含存储单元。
例4.2.1 P162
图4.2.1
例3.2.1的电路
4.2.2 组合逻辑电路的设计方法
最简单逻辑电路：器件数最少，器件种类最少， 器件之间的连线最少。 步骤：
1、进行逻辑抽象 2、写出逻辑函数式 3、选定器件的类型 4、将逻辑函数化简或变换成适当的形式 5、根据化简或变换后的逻辑函数式，画出逻辑电路 的连接图 6、工艺设计
通常仅在大规模集成电 路内部采用这种结构。 图4.3.7 用二极管与门阵列组成的3线－8线译码器
最小项译码器。
图4.3.8
用与非门组成的3线－8线译码器74LS138
例4.3.2 P177
图4.3.10
用两片74LS138接成的4线－16线译码器
二、二-十进制译码器
拒绝伪码功能。
图4.3.11
4.2.2 组合逻辑电路的设计方法
数字电路与逻辑设计第四章组合逻辑电路
第四章 组合逻辑电路
设计的一般过程：
●建立给定问题的逻辑描述 ●求出逻辑函数的最简表达式 ●选择器件并对表达式变换 ● 画出逻辑电路图
弄清楚变量及函数，得 到描述给定问题的逻辑 表达式。求逻辑表达式 有两种常用方法，即真
值表法和分析法。
求出描述设计问题的 最简表达式，使逻辑电路 中包含的逻辑门最少且连 线最少。
令： 逻辑变量A、B、C --- 分别代表参加表决的3个成员， 并约定逻辑变量取值为0表示反对，取值为1表示赞成；
逻辑函数 F---- 表示表决结果。F取值为0表示被否定，F 取值为1表示通过。
按照少数服从多数的原则可知，函数和变量的关系是：当3 个变量A、B、C中有2个或2个以上取值为1时，函数F的值为1， 其他情况下函数F的值为0。
注意：在化简这类逻辑函数时，利无关项用随意性往往 可以使逻辑函数得到更好地简化，从而使设计的电路达到更 简！
第四章 组合逻辑电路
例 设计一个组合逻辑电路，用于判别以余3码表示的1 位 十进制数是否为合数。
解 设输入变量为ABCD，输出函数为 F，当ABCD表示 的十进制数为合数(4、6、8、9)时，输出F为1，否则F为0。
目的：了解给定逻辑电路的功能，评价设计方案的优劣， 吸取优秀的设计思想、改进和完善不合理方案等。
一般步骤：
第四章 组合逻辑电路
1．写出输出函数表达式 ；
2．输出函数表达式化简；
3．列出输出函数真值表 ；
4．功能评述 。
第四章 组合逻辑电路
1. 写出输出函数表达式
根据逻辑电路图写输出函数表达式时，一般从输入端开始 往输出端逐级推导，直至得到所有与输入变量相关的输出函数 表达式为止。
数电知识点章节总结
数电知识点章节总结1.1 二进制和十进制在数字电路中，我们经常使用二进制来表示数字。
二进制是一种仅包含0和1两个数字的数制系统，它是计算机中数据存储和处理的基础。
与之相比，十进制是我们平时生活中常用的数制系统。
在数字电路中，我们需要能够熟练地进行二进制和十进制之间的转换，以便能够正确地理解和设计数字电路。
1.2 布尔代数布尔代数是一种特殊的数学体系，它基于逻辑运算而非算术运算。
在数字电路中，布尔代数被广泛应用于逻辑设计中，它可以帮助我们描述和分析数字电路中各种逻辑关系。
因此，对于数字电路的学习来说，布尔代数是一个非常重要的基础知识。
1.3 逻辑门逻辑门是数字电路中最基本的组成单元。
它可以实现各种逻辑运算，如与、或、非等。
了解逻辑门的工作原理和特性可以帮助我们更好地理解数字电路的工作原理和设计方法。
1.4 组合逻辑电路和时序逻辑电路数字电路可以分为组合逻辑电路和时序逻辑电路两种类型。
组合逻辑电路由逻辑门构成，其输出仅由当前输入确定，不受之前的输入或状态影响。
时序逻辑电路则包含了存储元件，其输出不仅受当前输入影响，还受到之前的输入和状态的影响。
了解这两种类型的数字电路有助于我们设计和分析复杂的数字电路系统。
1.5 数字逻辑电路的应用数字逻辑电路广泛应用于计算机、通信、数码显示、计数器、定时器等领域。
掌握数字逻辑电路的基础知识可以帮助我们更好地理解和应用数字电路技术。
第二章：数字电路设计2.1 组合逻辑电路设计组合逻辑电路的设计是数字电路设计的基础。
在这一部分，我们将学习如何使用逻辑门和其他逻辑元件来设计实现各种逻辑功能的数字电路。
2.2 时序逻辑电路设计时序逻辑电路设计是数字电路设计的进阶内容。
在这一部分，我们将学习如何设计和分析包含存储元件的数字电路系统，以实现更加复杂的功能。
2.3 FPGA和CPLDFPGA（可编程逻辑器件）和CPLD（复杂可编程逻辑器件）是现代数字电路设计中常用的集成电路。
它们具有可编程性和灵活性，可以满足各种复杂数字系统的设计需求。
数字电子技术基础第四章重点最新版
发
这种触发方式称为边沿触发式。
器
EXIT
集成触发器
主从触发器和边沿触发器有何异同？
空翻可导致电路工作失控。
EXIT
集成触发器
4.3 无空翻触发器
主要要求：
了解无空翻触发器的类型，掌握其工作特点。 能根据触发器符号识别其逻辑功能和触发方式， 并进行波形分析。
EXIT
集成触发器
一、无空翻触发器的类型和工作特点
主
工作特点：CP = 1 期间，主触发器接收
从 输入信号；CP = 0 期间，主触发器保持 CP
EXIT
集成触发器
2. 工作原理及逻辑功能 Q 0 触发器被工置作0原1理Q
G1 11
1 SD
输入 RD SD 00 01 10 11
输出 QQ
01
G2
RD 0 功能说明
触发器置 0
EXIT
2. 工作原理及逻辑功能
集成触发器
Q 1 触发器被置 1 0 Q
G1
0 SD
输入 RD SD 00 01 10 11
触发器置 0 触发器置 1 触发器保持原状态不变
EXIT
2. 工作原理及逻辑功能
Q 1
G1
0 SD
输入 RD SD 00 01 10 11
输出
QQ 不定
01 10 不变
集成触发器
Q
输出既非 0 状态，
1 也非 1 状态。当 RD 和 SD 同时由 0 变 1 时， 输出状态可能为 0，也
G2 可能为 1，即输出状态 不定。因此，这种情况
EXIT
四、一些约定
集成触发器
1态： Qn=1，Qn=0 0态： Qn=0，Qn=1
数字电子技术第四章课后习题答案（江晓安等编）
第四章组合逻辑电路1. 解： (a)(b)是相同的电路，均为同或电路。
2. 解：分析结果表明图(a)、(b)是相同的电路，均为同或电路。
同或电路的功能：输入相同输出为“1”；输入相异输出为“0”。
因此，输出为“0”(低电平)时，输入状态为AB＝01或103. 由真值表可看出，该电路是一位二进制数的全加电路，A为被加数，B为加数，C为低位向本位的进位，F1为本位向高位的进位，F2为本位的和位。
4. 解：函数关系如下：SF++⊕=+ABSABS BABS将具体的S值代入，求得F 312值，填入表中。
A A FB A B A B A A F B A B A A F A A F AB AB F B B A AB F AB B A B A B A AB F B A A AB F B A B A B A F B A AB AB B A B A F B B A B A B A B A B A B A F AB BA A A B A A B A F F B A B A F B A B A F A A F S S S S =⊕==+==+⊕===+⊕===⊕===⊕===+⊕===+=+⊕===⊕==+==⊕==Θ=+=+⊕===+++=+⊕===+=⊕===⊕==+=+⊕==+=+⊕===⊕==01111111011010110001011101010011000001110110)(01010100101001110010100011000001235. （1）用异或门实现，电路图如图(a)所示。
(2) 用与或门实现，电路图如图(b)所示。
6. 解因为一天24小时，所以需要5个变量。
P变量表示上午或下午，P＝0为上午，P=1为下午；ABCD表示时间数值。
真值表如表所示。
利用卡诺图化简如图(a)所示。
化简后的函数表达式为D C A P D B A P C B A P A P DC A PD B A P C B A P A P F =+++=用与非门实现的逻辑图如图(b )所示。
数字电路(第四章触发器)
同步式触发器——电平触发方式，一般高电平触发； 维持阻塞触发器——边沿触发方式，一般上升沿触发；
边沿触发器——边沿触发方式，一般下降沿触发；
主从触发器——主从触发方式。
14
时钟输入CP： 时钟脉冲输入端，通常输入周期性时钟脉冲。
数据输入端：
又叫控制输入端。四种触发器：SR—S，R；D—D； JK—J，K；T—T。 初态Qn: 可称现态，某个时钟脉冲作用前触发器状态。
38
主从式JK触发器
Q
&1
Q
&2 &4
R'
从触发器
&3
S' Q'
Q'
&5 &7
J
&6
1
CP
主触发器
&8
K
CP
39
主、从触发器都是电平触发的同步式触发器 主从触发器在一个时间脉冲（CP）作用下，工作 过程分两个阶段（双拍工作方式）。
1）CP=1，主触发器接收控制信号J、K，状态反映 在 Q' 和 Q' 上， CP = 0 从触发器被封锁，保持原来状态。 2）在CP下降沿（负跳变时刻），从触发器向主触发器看齐。 负跳变时，主触发器被封锁，保持原状态不变。此时，从 触发器封锁被解除取与主触发器一致的状态。
次态Qn+1:某个时钟作用后触发器的状态。（新状态）
15
描述时钟触发器逻辑功能时，采用四种方式：
功能真值表：（表格形式） 在一定控制输入下，在时钟脉冲作用前后，初态向次态转 化的规律（状态转换真值表） 激励表：（表格形式）
在时钟脉冲作用下，实现一定的状态转换（Qn—Qn+1），应 有怎样的控制输入条件。
《数字电子技术基础》复习指导（第四章）
《数字电⼦技术基础》复习指导（第四章）第四章组合逻辑电路⼀、本章知识点(⼀)概念1.组合电路：电路在任⼀时刻输出仅取决于该时刻的输⼊，⽽与电路原来的状态⽆关。
电路结构特点：只有门电路，不含存储（记忆）单元。
2.编码器的逻辑功能：把输⼊的每⼀个⾼、低电平信号编成⼀个对应的⼆进制代码。
优先编码器：⼏个输⼊信号同时出现时，只对其中优先权最⾼的⼀个进⾏编码。
3.译码器的逻辑功能：输⼊⼆进制代码，输出⾼、低电平信号。
显⽰译码器：半导体数码管(LED数码管)、液晶显⽰器(LCD)4.数据选择器：从⼀组输⼊数据中选出某⼀个输出的电路，也称为多路开关。
5.加法器半加器：不考虑来⾃低位的进位的两个1位⼆进制数相加的电路。
全加器：带低位进位的两个 1 位⼆进制数相加的电路。
超前进位加法器与串⾏进位加法器相⽐虽然电路⽐较复杂，但其速度快。
6.数值⽐较器：⽐较两个数字⼤⼩的各种逻辑电路。
7.组合逻辑电路中的竞争⼀冒险现象竞争：门电路两个输⼊信号同时向相反跳变(⼀个从1变0，另⼀个从0变1)的现象。
竞争-冒险：由于竞争⽽在电路输出端可能产⽣尖峰脉冲的现象。
消除竞争⼀冒险现象的⽅法：接⼊滤波电容、引⼊选通脉冲、修改逻辑设计(⼆)组合逻辑电路的分析⽅法分析步骤：1.由图写出逻辑函数式，并作适当化简；注意：写逻辑函数式时从输⼊到输出逐级写出。
2.由函数式列出真值表；3.根据真值表说明电路功能。
(三)组合逻辑电路的设计⽅法设计步骤：1.逻辑抽象：设计要求----⽂字描述的具有⼀定因果关系的事件。
逻辑要求---真值表(1) 设定变量--根据因果关系确定输⼊、输出变量；(2)状态赋值：定义逻辑状态的含意输⼊、输出变量的两种不同状态分别⽤0、1代表。
(3)列出真值表2.由真值表写出逻辑函数式真值表→函数式，有时可省略。
3.选定器件的类型可选⽤⼩规模门电路，中规模常⽤组合逻辑器件或可编程逻辑器件。
4.函数化简或变换式(1)⽤门电路进⾏设计：从真值表----卡诺图/公式法化简。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
01
11
10
00
A
1 1 1 1
1 1 1 1 1 1
prime implicant that
01 11 10
covers one or more
distinguished 1-cell
(覆盖1个或多个奇异“1”单
元的主蕴含项)
10
Digital Logic Design and Application (数字逻辑设计及应用)
Simplifying Products of Sums (简化“和之积”表达式)
AB CD
00 01 11 10
00
01
11
10
A’+C
0
0
0
0
0
0
0
0 Variable (原变量) 1 Complement of a Variable A’+B (反变量)
F = (A+B’+C’+D)·(A’+C)·(A’+B)
13
Digital Logic Design and Application (数字逻辑设计及应用) AB CD
00 01 11 10 00 01 11 10
AB CD
00
01 11 10 00 01 11 10
1 1 1 1
1 1
1 1 1
1
1 1 1
1
1
1
1 1
1
1
1
1
化简结果不一定唯一
（但代价相同）
2、圈组
“圈”尽可能大 圈数尽可能少 方格可重复使用 CD
01
11 1 10 1
AB
00
B·C’·D
01 11 10
B’·D’
A’·B·D 00 1
1
1
1
1
1 1
3、读图
B’·C
F(A,B,C,D) = B’·D’ + B’·C + B·C’·D + A’·B·D
4
Digital Logic Design and Application (数字逻辑设计及应用)
17
Digital Logic Design and Application (数字逻辑设计及应用)
圈组步骤
先圈孤立的1格（0格） 再圈只能按一个方向合并的分组－－圈子
尽量大 其余可任意方向合并 将每个圈组写成与项（或项），再进行逻 辑加（乘）
18
Digital Logic Design and Application (数字逻辑设计及应用)
例：化简 F = A,B,C,D ( 0, 1, 2, 3, 4, 5, 7, 14, 15 )
1、填图 2、圈组
找奇异“1”单元 圈质主蕴含项 圈其它的1 CD AB
00 01 11 10 00 1
1
01 1
11 1 10 1
1
1 1
1
3、读图
F(A,B,C,D) = A’·B’ + A’·C’ + A’·D + A·B·C
2
Digital Logic Design and Application (数字逻辑设计及应用) WX 00 01 11 10 XY YZ 00 01 11 10 00 0 4 12 8 Z 0 m0 m2 m6 m4 01 1 5 13 9 1 m1 m3 m7 m5 11 3 7 15 11
d
0
Fd ( A , B , C ) 0
真值表和卡诺图：对应最小项输出填
d或
21
Digital Logic Design and Application (数字逻辑设计及应用)
“Don’t-Care” Input Combinations (“无关”输入组合)
应用：
无关项参与运算时，应遵循下列运算规则
0
0 0
1 1 1
化简时，可根据需要将 任意当作1或0处 理，有利于减少电路代价
22
Digital Logic Design and Application (数字逻辑设计及应用)
“Don’t-Care” Input Combinations (“无关”输入组合)
19
Digital Logic Design and Application (数字逻辑设计及应用)
“Don’t-Care” Input Combinations (“无关”输入组合)
Definition:
Output doesn’t matter for certain inputs combinations (定义： 与输出无关的输入组合)
约束项
不会出现的输入变量组合 任意项 对电路功能没有影响的输入变量组 合
20
Digital Logic Design and Application (数字逻辑设计及应用)
“Don’t-Care” Input Combinations (“无关”输入组合) 表达方式：
逻辑式
： m i
F = A,B,C,D(1,2,3,5,7) + d(10,11,12,13,14,15)
AB
d 集（d-set）
01 11 10
CD
00 01
00
d 1 1 1 1 1 d d d d d
F = A’·D + B’·C
A’·D
11 10
B’·C
23
Digital Logic Design and Application (数字逻辑设计及应用)
Digital Logic Design and Application (数字逻辑设计及应用)
Several Concepts (几 个 概 念)
A logic function P(X1,…,Xn) implies a logic function F(X1,…,Xn) if for every input combination such that P=1,then F=1 also.
1
Digital Logic Design and Application (数字逻辑设计及应用)
Minimize Logic Function (化简逻辑函数)
什么是最简
公式法化简
项数最少
每项中的变量数最少
卡诺图表示逻辑函数
卡诺图化简
卡诺图的特点
合并最小项（化简）
Several Concepts (几 个 概 念)
奇异“ 1
”单元
仅被单一主蕴含项
覆盖的输入组合
质主蕴含项
覆盖1个或多个奇异
CD AB 00 01 11 10 1 00
01 11 10
1
1 1 1
1 1 1
“1”单元的主蕴含
项
圈组时应从合并奇异“1”单元开始
11
Digital Logic Design and Application (数字逻辑设计及应用)
Digital Logic Design and Application (数字逻辑设计及应用)
Chapter 4 Combinational Logic Design Principles (组合逻辑设计原理)
Basic Logic Algebra (逻辑代数基础) Combinational-Circuit Analysis (组合电路分析) Combinational-Circuit Synthesis (组合电路综合)
Distinguished 1-cell
没有可能被重复 “圈”过的1单元
CD
(奇异“ 1 ”单元)
An
AB
00 01 11 10
00
01
11
10
1 1 1 1
1 1 1 1 1 1
input combination that is covered by only one prime inplicant
Several Concepts (几 个 概 念)
蕴含项（implicant）
：只包含1的一个矩
形圈；
主蕴含项（prime
implicant） ：扩展到最
大的蕴含项；
8
Digital Logic Design and Application (数字逻辑设计及应用)
Several Concepts (几 个 概 念)
Digital Logic Design and Application (数字逻辑设计及应用)
Several Concepts (几 个 概 念)
A prime implicant of a logic function F(X1,…,Xn)
is a product term P(X1,…,Xn) that inplies F, such that if any variable is removed from P, then the resulting product term does not imply F. (逻辑函数 F(X1,…,Xn) 的主蕴含项 是隐含 F 的乘积
卡诺图的特点
10 2
6
14
10
相邻两方格只有一个因子互为反变量
合并最小项
2n个最小项相邻可消去n个因子
3
Digital Logic Design and Application (数字逻辑设计及应用)
化简：F = A,B,C,D ( 0, 2, 3, 5, 7, 8, 10, 11, 13 ) 1、填图
14
Digital Logic Design and Application (数字逻辑设计及应用)