低功耗物门控时钟的三种功耗分析

低功耗物门控时钟的三种功耗分析

电路在功能仿真通过后，开始进行寄存器级综合。采用高阈值标准单元库和多级门控时钟技术相结合，在RTL阶段插入门控时钟单元，并在布局布线时在IC Comp iler中进行了基于门控时钟的布局布线优化，布局布线正确完成仿真通过后，在PT中做静态时序分析并进行最终的功耗分析。

1、时钟门控的RTL级实现

在RTL级，门控时钟的实现不需要对设计本身进行修改，而只需在综合脚本中加入一些控制项。

控制项set_clock_gating_ STyle是门控时钟的核心。它的参数大小决定门控时钟的质量，对功耗的优化效果和对CTS的影响。目前尚无完备的体系介绍如何设置控制项以使门控效果达到最优。

首先确定时序单元的类型。为了避免非Latch单元易产生毛刺的缺点，此处选定时序单元的类型为Latch。由于库中提供基于锁存器的门控单元，固正边沿逻辑positive_edge_ logic采用工艺库提供的专用单元。采用集成单元的优势在于不仅不需要设置门控单元输入端建立时间和保持时间，因为集成单元的时序信息在单元库中已有说明，而且有效缓解了插入门控单元对延时带来的不利影响。

fanout的大小对功耗和时序都有影响。数值越大则表示一个门

控单元可承受较多的负载，即代表越节省功耗，需要的门控单元也越少，但对门控单元输入端建立时间的要求也就更加严格。位宽决定一组寄存器能被门控的最小宽度。级数则确定多级门控时钟的最大级数。这三个参数主要是依据设计本身对功耗的要求，结合综合时的时序约束和单元库中门控单元的时延信息加以估计，确定一个粗略的数值范围。

2、时钟门控的版图级实现

在布局布线阶段，基于门控时钟的功耗优化流程主要如下:在布

局之前，设置set_power_op tiONs–clock_gating true，之后在布局、时钟树综合和布线阶段的主要命令中添加选项- power即可。设置可实现最基本的门控时钟布局布线，但在设计中生成的时钟网络分布不均匀，而且skew很大。需要采取额外的优化措施来消除其带来的不利影响。

门控单元的加入给CTS带来的影响主要有两个方面，一方面会

造成整个时钟网络分布不平衡，另一方面导致时钟偏移增大。单采用上述措施，时钟偏移最大可达到1. 11，严重偏离了不采用门控时钟时的偏移量0. 12。在优化时钟偏移上，目标有三个方面:构造一个

相对平衡的时钟网络，使得在各个层上，层的各个分支上的单元数目相近;减小时钟偏移至可承受范围;尽量保持功耗同只采用门控时钟

而不优化时钟偏移状况下的功耗相近或更小。

分析引起skew偏大的原因，通过在ICC中跟踪路径，查看时钟网络电路图，发现时钟层分布极不均匀，分支节点最大相差6 层。在具体时序路径中，两条路径延时过大，插入了许多不必要的buffe r，为构造一个平衡的时钟树，减小skew并减少对功耗的影响，在CTS阶段采取了三个措施。

第一，设置set_clock_tree_op tions–LOGIC_ level_bal 2ance为true。CTS的操作模式有三种: 模块模式，顶层模式，逻辑级平衡模式，默认为模块模式。

第二，复制门控单元。主要是通过修正ICG输出端的DRC来平衡扇出，并添加缓冲单元来驱动没有被门控的寄存器使得整个时钟树的结构更加平衡。首先设置cts_push _down_ buffer为true。然后sp lit_ clock _ gate –ob2jects { 3 . / latch} –gate _ sizing–gate_ relocation。

第三，为了弥补功耗优化方面的不足，在CTS完毕之后用p s ynop t–power。不采用门控时钟、采用门控时钟但不做skew优化、采用门控时钟且进行skew优化。

3、功耗测量过程及实验结果分析

布局布线完成后，导出网表到VCS中进行后仿，并得到分析功耗所需的saif文件。将此saif文件和布局布线后带有实际延时信息的网表读入PT中，加以适当的时序约束进行功耗分析。

采用门控时钟技术后的设计总体功耗下降了22. 6 %。其中，开关功耗下降了63. 2 % ，内部功耗下降了21. 9 %，体现了引入门控时钟技术的优势，因为门控时钟主要用于降低动态功耗，泄露功耗略有下降。总功耗由原来的1 mW降低至778 uW，功耗降低效果非常明显。除此之外，芯片核的面积也略有减小。