SOC的低功耗设计

SOC 的低功耗设计摘要 本文介绍了系统级芯片（SoC ）的低功耗趋势并分析了SOC 芯片的功耗情况，接着介绍了当前SOC 芯片低功耗技术的基础研究内容、主流的低功耗设计技术，最后介绍了最新的零翻转编码地址总线SOC 的低功耗设计技术。

关键词 SoC ，低功耗设计，零翻转编码地址总线SOC从20世纪90年代后期SoC(System on a Chip)出现到现在，随着超深亚微米工艺的不断发展， SoC 的发展日新月异，基于SoC 的开发平台，分享IP 核开发与系统集成成果成为IT 行业发展的重要趋势，在此过程中价值链重整导致产品发展技术在关注面积、延迟、功耗的基础上，向高成品率、高可靠性、低成本、易用性等转移，功耗成为与面积和性能同等重要的设计指标。

低功耗需求是SoC 发展的推动力之一，如何降低功耗又是SoC 面临的艰巨任务之一。

SoC 技术的发展使得单个芯片集成所有的处理部件成为可能，这些处理部件可以包括基本的晶体管、不同的处理器核、内存单元甚至模拟单元。

包含了如此众多的部件，功耗设计将成为一个关键且复杂的课题。

这是因为：● 能源限制，因为随着便携式移动通信和计算产品的普及，对电池的需要大大增强，但电池的技术相对落后，发展缓慢，这就需要在低功耗领域有所发展。

● 电路的功耗会全部转化成热能，过多的热量会产生焦耳热效应，加剧硅失效，导致可靠性下降，而快速散热的要求又会导致封装和制冷成本提高。

● 功耗大导致温度高，载流子速度饱和，IC 速度也无法再提升。

● 环保期望，功耗降低，散热也会减少，因而就会减少对环境的影响。

在解决低功耗问题的过程中，人们尝试了许多方法。

在IC 发展的历史上，通过单纯在工艺上缩小器件体积和降低操作电压来降低功耗，已经取得了很大的成效，不过已经接近其物理极限。

当前在超深亚微米工艺下的SoC 设计过程中，需要在系统级、体系结构级、RTL 、门级，到最后的版图级进行协同设计，才能同时保证提高性能和减少功耗。

一．SOC 器件的功耗分析低功耗研究都从分析功耗的来源入手，主要立足于晶体管级，CMOS 功耗可分为三部分，一部分是电路在对负载电容充电放电引起的动态功耗，另一部分是由CMOS 晶体管在跳变过程中的短暂时间内，P 管和N 管同时导通而形成电源和地之间的短路电流造成的功耗，第三部分是由漏电流引起的静态功耗。

式（1）、（2）是SoC 功耗分析的经典公式：Leakage it ShortCircu Switching P P P P ++= （1）leak short VI AVI f ACV ++=τ2 （2）其中f 是系统的频率；A 是跳变因子，即整个电路的平均反转比例；C 是门电路的总电容；V 是供电电压；τ是电平信号从开始变化到稳定的时间。

1．跳变功耗 跳变功耗是由每个门的输出端电容充放电形成的，以反相器为例，如图1所示，设Vin 是周期为T 的方波（上升和下降时间很小，忽略不计），当输入端Vin 从高电平变为低电平时，P 管逐渐打开，而N 管逐渐闭合，所以电源端Vdd 给电容CL 充电，V out 逐渐变为Vdd ；当Vin 从低电平变为高电平时，N 管逐渐打开，而P 管逐渐闭合，电容CL 开始放电到地，从而形成跳变功耗。

因此：⎰⎰-+=T T out dd P T out N Switchingdt V V t i T dt V t i T P 2/2/0))((1)(1 ⎰⎰--+=00)()(dd dd V out dd out dd LV out out LV V d V V T C dV VT CTV C dd L /2= 2dd L V fC = （3）一个周期包含两个跳变。

输出端从0变为1时，电源端损失能量为22/V C dd L ，通过P 管时，能量消耗于阻性通路，以热量形式释放；当输出端从1变为0时，存储在电容L C 上的22/V C dd L 通过N 管时转化成热能。

当考虑所有晶体管时，公式（3）就变为公式（2）中的第1项。

因此跳变功耗主要研究器件工艺的工作电压如何降低，单元器件负载电容如何减小，部件工作频率如何降低，电路活动因子如何减小等。

2．短路功耗短路功耗也叫直通功耗。

如图2所示，Vin 在高、低电平间不断变化的过程中，当VTn < Vin < Vdd －|VTp| 时（VTn 为N 型管导通电压值,VTp 位P 型管导通电压值），N 管和P 管都导通，从而有Vdd 到Ground 的通路，形成短路电流。

短路功耗的公式是：ddmean it ShortCircu V I P .=T V V t dd 12/)(3τβ-=（4）其中τ为电平信号从开始变化到稳定的时间，β由电路的工艺决定，dd V 和t V 分别表示器件电源电压和阈值电压，T 表示电路的跳变周期。

公式（4）是假设L C 对短路电流没有影响下推导出的，实际上当L C 变大时所需要放电时间延长，如果比输入端的上升和下降时间长得多，它就不能完全放电，故功耗也会减少。

反之，L C 很小，就会导致相对于输入端的上升和下降时间太短，功耗会增大，所以半导体器件都设计成输入和输出端的上升和下降时间相当。

降低短路功耗主要包括如何降低器件工作电压，如何提高晶体管导通阈值电压，以及如何改善电路工艺等。

3．漏电功耗漏电功耗包括由寄生反向PN 结漏电和亚阈区漏电引起的功耗，其中寄生反向PN 结漏电引起的功耗很小，可忽略不计，而亚阈区漏电流的公式如下：)1()(tm DS tm T GS V V nV V V s sub e eWI I ---= ∝tm T V V e n - （5）其中q kT V tm /=是热效电压，k 为普朗克常量，q 为单位电荷，T 为绝对温度；T V 为阈值电压。

从公式（5）可看出，亚阈区漏电流与阈值电压有密切关系。

当阈值减小时，亚阈区漏电流会呈指数级快速增大。

漏电功耗研究表明其与每个门器件的输入向量控制相关，在0.13微米后的工艺中，漏电功耗研究重点是输入向量控制技术。

二．SOC的低功耗技术功耗基础研究表明，功耗的降低是有限度的。

首先是要限定在性能的约束范围内，否则功耗的降低可能会导致性能的大幅度降低。

SoC低功耗的设计应该从顶层到底层各个阶段进行优化设计的工作，主要运用各级的低功耗策略，如工艺级低功耗技术、电路级低功耗技术、逻辑（门）级低功耗技术、RTL级（寄存器传输级）低功耗技术、体系结构级低功耗技术、算法级低功耗技术、系统级低功耗技术等。

1．工艺级低功耗技术在当前工艺水平，SoC功耗主要由跳变功耗引起，而从公式(2)得知，通过降低电源供电电压，可以减少跳变功耗，这也是为什么集成电路由原来的5V供电电压降为3.3V，又降为后来的1.8V以及1.3V甚至更低。

但降低供电电压会面临一些问题，因为如果阈值电压不变，噪声容限（noise margin）将会减小，抗干扰能力减弱，信号传送准确性就会降低。

为保持相当的噪声容限，阈值电压要随供电电压的减少而相应的减少。

然而，当进入0.13微米工艺后，从公式(5)可看出，阈值电压的减少会导致静态功耗呈指数级增长。

因此用降低电压的方法来降低功耗，必须用其它的方法补偿相应的延迟损失，以避免系统性能下降。

一个方法是通过开发系统的并行性和流水线；第二种方法：根据用户对电路性能的不同要求，通过操作系统动态控制时钟频率和电源电压，达到既保证性能要求，又节约功耗的目的；第三种方法：根据性能的要求，实时改变供电电压，在系统的关键路径上，保持较高的电压，以保证整个系统的性能，而在非关键路径上，降低电压以减少功耗。

此外，还可以通过更新工艺降低功耗，如多阈值工艺MTCMOS (Multi-Threshold VT CMOS)和变阈值工艺VTCMOS (Variable Threshold VT CMOS) 。

前者在关键路径上采用阈值较低的器件，而在非关键路径上用高阈值器件。

虽然会因此增大延迟，但由此换得漏电功耗的降低；后者采用动态改变衬底偏置电压以改变阈值。

工作期间，n型阱（N well）偏置电压维持在Vdd，p 型阱（P well）偏置电压维持在0；当待机或者需要低频工作时，N well偏置电压维持在2Vdd，P well 偏置电压维持在1Vdd，这样也可以通过高阈值达到减少漏电功耗的目的。

工艺的进步，会使晶体管长宽尺寸持续减少，互连线长度减小，电容减小，从而大大有助于降低SoC功耗。

2．电路级低功耗技术SoC中总线的数据线和地址线一般都比较多，比较长，每条线都需要驱动负载，通常占总功耗的15~20%，有的甚至70%以上[3]，因而总线低功耗技术是我们关注的焦点之一。

减摆幅是目前比较成熟的技术，其原理是当输出端的输出电压的高电平是Vswing时，跳变功耗部分就是：f AVCV P swing s （6）因此降低Vswing 可以达到降低功耗的目的，利用Domino 逻辑电路已经可以解决这个问题。

电荷再循环总线结构（Charge Recycling Bus ）是另外一种降低总线功耗的技术，它把整个电势差分成几等分，利用总线各数据位电容上存储的电荷电势的变化来传输数据，本质上也是利用了减摆幅技术。

试验证明，其功耗可以是传统技术的10%。

3．门级低功耗技术SoC 在深亚微米时代，主要通过低电压实现低功耗技术，互补CMOS 在许多方面都占有很大的优势，并且各EDA 厂商也提供很完善的支持，因此在多数情况下，都选择互补CMOS 。

传输门在很有限的范围内有其优越性，如全加电路（Full Adder ）在高电源电压时功耗低于互补CMOS ，在用CPL 实现乘法器时，也有很大优点。

4．寄存器传输级（RTL ）低功耗技术RTL 低功耗技术主要从降低不希望的跳变（glitch--Spurious switch, hazards ）入手，这种跳变虽然对电路的逻辑功能没有负面的影响，但会导致跳变因子A 的增加，从而导致功耗的增加。

降低glitch 的方法主要是消除其产生的条件，如延迟路径平衡、用时钟信号同步减少glitch 、结构重构等。

减少延迟不平衡的延迟路径的级数，可以极大地降低glitch 。

例如16位乘法器，如果采用每位进位运算算法，则最大延迟要用15拍，最少延迟是1拍，因而可能会产生大量的glitch ，但如果用Wallace tree 体系结构乘法器，可以有效平衡延迟路径级数，从而有效减少glitch 。

在电路中插入由时钟信号控制的触发器将待传递的信号同步[8]，可以将触发器前面的glitch 阻隔在触发器处，避免其层层传递导致glitch 爆炸。

但此时需要权衡引入时钟树和触发器增加的功耗和面积与得到的改善相比是否值得。