eda第六章讲义

第六章：可编程逻辑器件基础● 6.1.2 可编程逻辑器件通常分为三类：●PAL/GAL：简单的逻辑阵列●CPLD：复杂可编程逻辑器件●FPGA：现场可编程门阵列6.1.1 FPGA/CPLD的基本概念●CPLD：•基于EECMOS工艺，下载程序掉电不丢失。

•基本组成：可编程的I/O单元、基本逻辑单元、布线池和其他辅助单元等。

●FPGA：•基于SRAM或FLASH工艺，配置程序掉电丢失。

•基本组成：可编程输入/输出（I/O）单元、基本逻辑单元、布线资源、嵌入式块RAM、底层嵌入功能单元、內嵌专用硬核等。

6.1.3 FPGA/CPLD的基本逻辑单元●1、与或阵列——CPLD●与或阵列结构可以通过改变与或阵列的连接实现不同的逻辑电路。

•3种形式：•与阵列固定，或阵列可编程——PROM•与阵列可编程，或阵列固定——PAL、GAL、CPLD•与阵列和或阵列均可编程——PAL与或阵列实现加法器2、查找表（LUT）：●FPGA的可编程逻辑单元是查找表，通过查找表实现逻辑函数。

●查找表的物理结构是静态存储器（SRAM）●M个输入项的逻辑函数可以由一个位的SRAM实现。

●当用户通过原理图或VHDL描述一逻辑电路功能时，EDA软件自动计算逻辑电路的所有可能取值，并写入SRAM中。

多级开关和多级与非门6.1.4 FPGA/CPLD的结构●1、FPGA的基本结构：•有六部分组成：可编程输入/输出（I/O）单元、基本逻辑单元、布线资源、嵌入式块RAM、底层嵌入功能单元、內嵌专用硬核等布线池和其他辅助单元•1）可编程输入/输出（I/O）单元：•芯片与外界电路的接口部分•可编程：通过软件的配置，适配不同的电器标准与I/O物理特性•2）基本可编程逻辑单元（LE、LC）•基本由查找表和寄存器组成•查找表完成组合逻辑功能•寄存器可配置成同步异步复位或置位、时钟使能的触发器和所存器•多个可编程逻辑单元构成一个逻辑阵列（LAB）6.1.4 FPGA/CPLD的结构●3）嵌入式块RAM•可配置成SRAM、DRAM、ROM、FIFO等形式的存储器●4）布线资源•布线资源连通FPGA内部所有的单元•连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。

•设计实现时，由布局布线器自动根据输入的逻辑网表和约束条件完成所用的底层单元模块的连接。

设计者不需要选择布线资源。

●5）底层嵌入功能单元•通用程度较高的嵌入式功能模块（PLL、DSP、CPU等）•两种方法实现这些功能单元的使用：•在VHDL代码和原理图中直接例化•在IP和生成器中配置相关参数，自动生成IP。

6.1.4 FPGA/CPLD的结构●6）內嵌专用硬核：•通用性较弱的硬核•不是所有的FPGA都包含硬核，针对性较强的才有，例如高端通信产品中使用的FPGA内有串并收发单元2、CPLD的基本结构●基于乘积项结构●由可编程的I/O单元、基本逻辑单元、布线池和其他辅助单元●1）可编程的I/O单元•和FPGA的可编程I/O单元功能一致•可编程I/O支持的I/O标准较少，频率较低。

6.1.4 FPGA/CPLD的结构●2）基本逻辑单元●基本逻辑单元结构和FPGA差别较大●CPLD中没有查找表，由与或阵列加触发器组成——宏单元（MC）•与或阵列完成组合逻辑功能•触发器完成时序逻辑功能●多个宏单元的集合•逻辑阵列块（LAB）——ALTERA公司•通用逻辑阵列模块（GAB）——LATTICE公司•功能模块（FB）——XILINX公司●3）布线池、布线矩阵●采用集中式布线池结构——开关式矩阵•可编程互联矩阵——ALTERA公司•全局布线池——LATTICE公司•高速互联和交叉矩阵——XILINX公司●布线池结构固定，输入管脚到输出管脚的标准延时固定——Tpd表示。

6.1.4 FPGA/CPLD的结构●其他辅助功能模块：JTAG编程模块、全局时钟、全局使能、全局复位/置位单元。

FPGA器件EPF10K10LC84-3内部结构CPLD器件EPM7128B100-4内部结构6.1.5FPGA/CPLD的比较6.1.5FPGA/CPLD的比较6.1.6可编程元件●l三种类型：•熔丝和反熔丝•浮栅编程元件•SRAM配置存储器第七章仿真及逻辑综合7.1.2仿真方法●仿真分：功能仿真、时序仿真●仿真方法有两种：•交互式仿真方法•允许仿真运行期间对信号赋值，指定仿真执行时间，并观察输出信号波形。

•测试平台仿真方法•利用测试平台，自动地对被测单元输入测试矢量信号，通过波形输出，文件记录输出，或与测试平台中的设定输出矢量来进行比较，验证仿真结果•测试平台与原代码具有相同的输入、输出端口，利用测试平台可以对一个设计进行功能仿真和时序仿真。

7.1.3测试程序（平台）的设计方法●测试（平台）程序应包括：●（1）被测实体引入部分；●（2）被测实体仿真信号输入部分；●（3）被测实体工作状态激活部分；●（4）被测实体信号输出部分；●（5）被测实体功能仿真的数据比较以及判断结果输出部分（错误警告，成功通过信息）；●（6）被测实体的仿真波形比较处理部分。

例7-2是对例5-18中一位全加器构造的测试程序●【例7-2】●LIBRARY IEEE；●USE IEEE.STD_LOGIC_1164.ALL；●ENTITY adder_tb IS●END adder_tb;●ARCHITECTURE tb_architecutre OF adder_tb IS●COMPONENT full_adder -- 被测元件声明●PORT( a, b, cin: IN STD_LOGIC;●sum, cout : OUT STD_LOGIC);●END COMPONENT;●SIGNAL a, b, cin: STD_LOGIC; -- 输入的激励信号●SIGNAL sum, cout : STD_LOGIC; -- 输出的仿真信号例7-2是对例5-18中一位全加器构造的测试程序●TYPE test_rec IS RECORD● a : STD_LOGIC;● b : STD_LOGIC;●cin : STD_LOGIC;●sum : STD_LOGIC;●cout : STD_LOGIC;●END RECORD;●TYPE test_array IS ARRAY(POSITIVE RANGE <>) OF test_rec;●CONSTANT pattern : test_array:= (●(a=>'0', b=>'0', cin=>'0', sum=>'0', cout=>'0'), -- 测试向量表●(a=>'0', b=>'0', cin=>'1', sum=>'1', cout=>'0'),●(a=>'0', b=>'1', cin=>'0', sum=>'1', cout=>'0'),●(a=>'0', b=>'1', cin=>'1', sum=>'0', cout=>'1'),●(a=>'1', b=>'0', cin=>'0', sum=>'1', cout=>'0'),●(a=>'1', b=>'0', cin=>'1', sum=>'0', cout=>'1'),●(a=>'1', b=>'1', cin=>'0', sum=>'0', cout=>'1'),●(a=>'1', b=>'1', cin=>'1', sum=>'1', cout=>'1')●);例7-2是对例5-18中一位全加器构造的测试程序例7-2是对例5-18中一位全加器构造的测试程序●STIM: PROCESS●VARIABLE vector: test_rec;●VARIABLE errors : BOOLEAN := FALSE;●BEGIN●FOR i IN pattern'RANGE LOOP●vector :=pattern(i);● a <= vector.a; -- 由测试向量表施加激励● b <= vector.b;●cin <= vector.cin;●WAIT FOR 100 ns;●-- 仿真结果与预期结果的比较●IF (sum /= vector.sum) THEN errors:=TRUE; END IF;●IF (cout /= vector.cout) THEN errors:=TRUE; END IF;●END LOOP;●结构体描述模型：●ASSERT NOT errors -- 输出出错信息●REPORT "ERRORS!!!"●SEVERITY NOTE;●ASSERT errors●REPORT "NO ERRORS!!!"●SEVERITY NOTE;●WAIT;●END PROCESS;●END tb_architecutre;例7-2是对例5-18中一位全加器构造的测试程序●-- 配置声明●CONFIGURATION testbench_for_adder OF adder_tb IS - ●FOR tb_architecutre●FOR UUT : full_adder●USE ENTITY WORK.full_adder(full1);●END FOR;●END FOR;●END testbench_for_adder;7.1.4 仿真输入信息的产生1．程序直接产生法就是由设计者设计一段VHDL 语言程序，由该程序中的进程语句直接产生仿真的输入信息。

有三种方法：1 ）在程序中定义测试向量表2 ）采用并发描述语句3 ）采用顺序描述语句例如，对具有以下端口\带预置端的可逆计数器进行仿真。