EDA作业详解

《EDA技术(II)》课程论文题目：基于VHDL的数字频率计设计学院：信息与电气工程学院专业：电气工程及其自动化姓名：曹家华182440027王媛182440033高琳185140054 指导教师：郑伟成绩：完成日期：2016 年7 月10 日随着电子技术的发展，当前数字系统的设计正朝着速度快、容量大、体积小、重量轻的方向发展。

推动该潮流迅猛发展的引擎就是日趋进步和完善的设计技术。

目前数字频率计的设计可以直接面向用户需求，根据系统的行为和功能要求，自上至下的逐层完成相应的描述、综合、优化、仿真与验证，知道生成器件。

上述设计过程除了系统行为和功能描述以外，其余所有的设计过程几乎都可以用计算机来自动地完成，也就是说做到了电子设计自动化（EDA）这样做可以大大地缩短系统的设计周期，以适应当今品种多、批量小的电子市场的需求，提高产品的竞争能力。

1．设计内容分析数字频率计的功能，完成功能模块的划分，分别用VHDL语言完成底层模块的设计和以原理图的方法完成顶层模块的设计，分别对各个模块以及顶层模块进行仿真分析，最后在硬件开发平台上进行测试。

2．设计原理频率信号易于传输，抗干扰性强，可以获得较好的测量精度。

因此，频率检测是电子测量领域最基本的测量之一。

频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。

通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1s。

闸门时间可以根据需要取值，大于或小于1S都可以。

闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。

闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。

一般取1s作为闸门时间。

3.设计功能四位十进制数字频率计用四组七段译码显示的数字频率计，其频率测量范围为1Hz～10kHz。

采用记忆显示的方法，即在测量过程中不刷新数据，等数据过程结束后才显示测量结果，给出待测信号的频率值，并保存到下一次测量结束，显示时间不少于1秒。

4.频率计方案的设计根据频率计的测频原理，可以选择合适的时基信号即闸门时间，对输入被测信号脉冲进行计数，实现测频的目的。

在这个设计前，我们加入了一项测试周期的功能。

在实验过程中，要在频率计提供的基信号和输入信号之间做出选择，充当时基信号即闸门时间。

当测频率的时候，要以输入信号作为时钟信号，因为输入信号的频率大于频率计提供的基准频率，在频率计提供的基准信号周期内，计算输入信号的周期数目，再乘以频率计基准频率，就是输入信号的频率值了。

此时的时基信号为频率计的基准信号。

当测周期的时候，要以频率及提供的基准信号作为时钟信号，因为频率及提供的时基频率大于输入信号的频率，在输入信号周期内，计算频率计提供的基准信号的周期数目，再乘以基准信号频率，就是输入信号的周期值了。

此时的时基信号为输入信号。

㈠方案设计思路1.时基的设计输入信号是随意的，没法预知其频率是多少，如何选取频率计提供的基准信号是关键。

测量频率时，在某个挡进行测量的时候，就需要提供该挡的时基。

在10KHZ挡，该挡最大读数为9.99KHZ，同时也说明最小的读数是0.0KHZ，所以提供的时基应该是频率为0.01KHZ 的脉冲.同样的方法100KHZ挡提供的时基应该是频率为0.1KHZ的脉冲，1MHZ挡提供的时基应该是频率为1KHZ的脉冲。

同样用到3个分频器，但是节约了资源。

可以考虑使用状态机来实现这3种时基，因为采用状态机来控制时序很清楚，不容易出错。

状态机用1KHZ（周期为1ms）的脉冲信号触发，因为所要生产的时基中，频率最大的就是1KHZ的脉冲，要产生高电频为10ms和1ms的脉冲信号，可以采用100个状态的状态机，从状态1，状态2……到状态100.2.计数器的设计各个档之间的转换应遵循设计要求，要根据在时基有效时间内的计数值进行判断。

计数器可以直接定义成一个整形信号，这样计数器（即加1）就十分方便，只要使用语句“计数器<=计数器+1；”就可以。

但这个计数值要作为显示输出，就要将这个计数器用个位、十位，百位分开表示，而且要遵循“加一逢十”的规则。

这样可以直接通过七段译码器进行显示。

3.模块的划分计数器在各个挡是被反复应用的，如果在各个挡分别设计计数器，就造成资源的浪费，而且在测量周期和频率时，计数器的时钟信号和输入信号要进行调换，但是计数功能是一样的，所以将计数器设计成单独的模块。

7段译码器在各位，十位，百位中也都被利用了，因此也将其设计成单独的模块，重复引用就不需要在3个显示的时候重复书写译码电路了。

一利用VHDL语言设计频率计1系统功能的分析与电路设置由于多功能数字频率计是一个需对数字信号进行测量和显示的系统，因此需要设置控制电路、计数电路、锁存电路和译码电路等。

测控电路是对计数电路进行工作和时序控制。

锁存电路的主要功能是对计数输出的数据进行锁定保存，即使在前级计数电路的计数器清零以后，锁存器是对单个十进制计数器进行保存，因此锁存器的个数由前一级计数电路的十进制计数器的个数决定。

译码显示电路由译码器和显示器构成。

译码器的功能是，将锁存器保存并输出的四位二进制代码表示的十进制数进行译码转换，将其转换能直接驱动数码管显示与其对应的十进制数字字符的输出信号。

显示器由数码管电路构成。

由于被测信号可能具有多个位数的频率，因此需要多个数码管对其进行显示（本实验需要4个）。

测试原理框图如图所示，预测门信号是一个脉冲，cnt1、cnt2是十进制计数器。

测频模块工作描述及VHDL程序各个模块的描述在方案二里已经介绍，这里只介绍各个模块的VHDL 程序。

1计数模块（CNT10）Library IEEE;Use IEEE.STD_LOGIC_1164.ALL;Entity CNT10 isPort(CLK:IN STD_LOGIC; --计数时钟信号ClR:IN STD_LOGIC; --清零信号ENA:IN STD_LOGIC; --计数使能信号CQ:OUT INTEGER RANGE 0 TO 15; --4位计数结果输出CARRY_OUT:OUT STD_LOGIC); --计数进位End CNT10;ARCHITECTURE A TR OF CNT10 ISSIGNAL CQI:INTEGER RANGE 0 TO 15;BEGINPROCESS(CLK,CLR,ENA)BeginIF CLR='1'THEN CQI<=0; --计数异步清零ELSIF CLK'EVENT AND CLK='1' THENIF ENA='1'THENIF CQI<9 THEN CQI<=CQI+1;ELSE CQI<=0;END IF; --等于9，则计数器清零END IF;END IF;END PROCESS;PROCESS(CQI)BEGINIF CQI=9 THEN CARRY_OUT<='1'; -进位输出ELSE CARRY_OUT<='0';END IF;END PROCESS;CQ<=CQI;END ATR;2锁存模块(REG16B)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG16B ISPORT(REG16B:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(15 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0));END REG16B;ARCHITECTURE art OF REG16B ISBEGINPROCESS(REG16B,din)BEGINIF REG16B'EVENT AND REG16B='1'THEN DOUT<=DIN; --锁存输入数据END IF;END PROCESS;END ART;3控制模块（TESTCTL）Library IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTL ISPORT(CLK:IN STD_LOGIC; --1HZ测频控制信号TSTEN:OUT STD_LOGIC; --计数器时钟使能CLR:OUT STD_LOGIC; --计数器清零LOAD:OUT STD_LOGIC); --输出锁存信号End TESTCTL;ARCHITECTURE A TR OF TESTCTL ISSIGNAL TESTCTL:STD_LOGIC;BEGINPROCESS(CLK)BEGINIF CLK'EVENT AND CLK='1' THEN --1HZ时钟2分频TESTCTL<=NOT TESTCTL;End IF;END PROCESS;PROCESS(CLK,TESTCTL)BEGINIF CLK='0'AND TESTCTL='0'THEN --产生计数器清零信号CLR<='1';ELSE CLR<='0'; END IF;END PROCESS;LOAD<=NOT TESTCTL; TSTEN<=TESTCTL;END ATR;4译码模块（DISPLAR）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DISPLAY ISPORT(D_IN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);A:OUT STD_LOGIC;B:OUT STD_LOGIC;C:OUT STD_LOGIC;D:OUT STD_LOGIC;E:OUT STD_LOGIC;F:OUT STD_LOGIC;G:OUT STD_LOGIC);END DISPLAY;ARCHITECTURE ARCDISPLAY OF DISPLAY ISBEGINPROCESS(D_IN)TYPE DATA_OUT IS ARRAY(0 TO 6)OF STD_LOGIC;V ARIABLE OUTP:DATA_OUT;BEGINCASE D_IN ISWHEN"0000"=>OUTP:="1111110";WHEN"0001"=>OUTP:="0110000";WHEN"0010"=>OUTP:="1101101";WHEN"0011"=>OUTP:="1111001";WHEN"0100"=>OUTP:="0110011";WHEN"0101"=>OUTP:="1011011";WHEN"0110"=>OUTP:="1011111";WHEN"0111"=>OUTP:="1110000";WHEN"1000"=>OUTP:="1111111";WHEN"1001"=>OUTP:="1111011";WHEN OTHERS=>NULL;END CASE;A<=outp(0);B<=outp(1);C<=outp(2);D<=outp(3);E<=outp(4);F<=outp(5);G<=outp(6);END PROCESS;END ARCDISPLAY;5测频主系统实现（FREQ）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FREQ ISPORT (CLK:IN STD_LOGIC;FSIN:IN STD_LOGIC;result_out:OUT STD_LOGIC_VECTOR(15 DOWNTO 0));END FREQ;ARCHITECTURE atr OF FREQ ISCOMPONENT TESTCTL --待调用的测频控制信号发生器端口定义PORT(CLK:IN STD_LOGIC;TSTEN:OUT STD_LOGIC;CLR:OUT STD_LOGIC;LOAD: OUT STD_LOGIC);END COMPONENT;COMPONENT CNT10 --待调用的有时钟使能的十进制计数端口定义PORT(CLK:IN STD_LOGIC;CLR:IN STD_LOGIC;ENA:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CARRY_OUT:OUT STD_LOGIC);END COMPONENT;COMPONENT REG16B --待调用的16位锁存器端口定义PORT(REG16B:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(15 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0));END COMPONENT;SIGNAL FRE_EN1:STD_LOGIC;SIGNAL CN_CLR1:STD_LOGIC;SIGNAL LOAD1:STD_LOGIC;SIGNAL DLATCH1:STD_LOGIC_VECTOR(15 DOWNTO 0);SIGNAL CNTOUT1:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINU1:TESTCTL PORT MAP(CLK=>CLK,TSTEN=>FRE_EN1,CLR=>CN_CLR1,LOAD=>LOAD1);U2:REG16B PORT MAP(REG16B=>LOAD1,DIN=>DLATCH1,DOUT=>RESULT_OUT);--名字关联U3:CNT10 PORT MAP(CLK=>FSIN,CLR=>CN_CLR1,ENA=>FRE_EN1,CQ=>DLATCH1(3 DOWNTO 0),CARRY_OUT=>CNTOUT1(0)); --位置关联U4:CNT10 PORT MAP(CLK=>CNTOUT1(0),CLR=>CN_CLR1,ENA=>FRE_EN1,CQ=>DLATCH1(7 DOWNTO 4),CARRY_OUT=>CNTOUT1(1));U5:CNT10 PORT MAP(CLK=>CNTOUT1(1),CLR=>CN_CLR1,ENA=>FRE_EN1,CQ=>DLATCH1(11 DOWNTO 8),CARRY_OUT=>CNTOUT1(2));U6:CNT10 PORT MAP(CLK=>CNTOUT1(2),CLR=>CN_CLR1,ENA=>FRE_EN1,CQ=>DLATCH1(15 DOWNTO 12),CARRY_OUT=>CNTOUT1(3));End atr;原理图的制作利用EDA工具进行原理图输入设计的优点是，设计者不必具备许多诸如编程技术、硬件语言等新知识就能迅速入门，完成较大规模的电路系统设计。