硬件Layout元器件布线规范篇
edp layout规则
edp layout规则EDP Layout规则EDP Layout是一种常见的电子设计自动化（EDA）工具，用于设计和布局集成电路（IC）。
在IC设计过程中，EDP Layout规则起着至关重要的作用，它定义了设计布局的各种规范和限制。
本文将介绍EDP Layout规则的几个重要方面。
一、晶体管布局规则在IC设计中，晶体管是最基本的元件之一。
EDP Layout规则中对晶体管布局有着严格的要求。
首先，晶体管之间应保持适当的间距，以防止干扰和交叉耦合。
其次，晶体管的尺寸应符合设计要求，包括长度、宽度和间隔等。
此外，晶体管的排布方式也需要遵循特定的规则，如栅极方向应一致，以确保电流流动的正确性。
二、连线布局规则连线是IC中各个元件之间的连接桥梁，EDP Layout规则也对连线的布局进行了详细规定。
首先，连线之间应保持适当的间距，以避免相互干扰和电磁干扰。
其次，连线的走向和走线方式应符合设计要求，如直线、曲线、45度角等。
此外，连线的宽度也需要根据电流和信号的要求进行调整，以确保电气性能的稳定和可靠。
三、电源与接地布局规则电源和接地是IC设计中至关重要的部分，它们对电路的性能和稳定性起着重要作用。
在EDP Layout规则中，对电源和接地的布局有着严格的要求。
首先，电源和接地之间应保持适当的距离，以避免干扰和短路。
其次，电源和接地的位置应合理选择，以减少电阻和电压降。
此外，还需要考虑电源和接地的电流容量和供电稳定性，以确保电路的正常工作。
四、封装布局规则IC设计中的封装是指将芯片封装到外部的封装材料中，以保护芯片并提供电气连接。
EDP Layout规则中对封装布局也有一系列规定。
首先，封装的尺寸和形状应与芯片相匹配，确保封装的稳定性和可靠性。
其次，封装的引脚布局应符合设计要求，以便正确连接到电路板或其他设备上。
此外，还需要考虑封装的散热性能和电磁兼容性，以确保芯片的正常工作和性能。
EDP Layout规则在IC设计中起着至关重要的作用。
主板上各部份LAYOUT要求
1、CPU的走线：CPU的走线一般情况下是走5/10 Control线间距要稍大些，在20mil左右，<1>Data线（0-63）64根；<2>Address线（3-31）REQ(0-4)等<3>Control线（一般分布在data线和Address线的中间）Data线走线时每16根线为一组走在一起，走同层。
（0-15）（16-31）（32-47）（48-63）且每组分布2－3 根控制线，Address线走线时每16根为一组走在一起，走同层，所不同的是Address线是从（3-31）前面（0-2）没有。
一般分2组，<1> (3-16) 加5根REQ的线，18根；<2> (17-31) 16根；CPU信号走线时还应与其它信号用20-30mil的GND线分开，如DDR的信号，以方便打VIA下内层GND,起到包地的作用。
2、DDR信号：DDR的线除Control线外，一般也是走5/10 Control线要保持20mil的线距，和CPU一样也主要分为以下3类：<1>Data线（0-63）64根<2>Address线(0-13)另外还有一些其它名字的address信号线，<3>Control线（一般分布在data 和address的线中间）Data线走线时每8根为一组另加DQM,DQS2根Control线走在一起，走同层，主要分组方式为：MD (0-7) 加DQM0 DQS0MD (8-15) 加DQM 1 DQS 1MD (16-23) 加DQM 2 DQS 2MD (24-31) 加DQM3 DQS 3MD (32-39) 加DQM 4 DQS 4MD (40-47) 加DQM 5 DQS 5MD (48-55) 加DQM 6 DQS 6MD (56-63) 加DQM 7 DQS 7Address线尽量全部走在一起；另外DDR部分还有3对CLK 线如果是双通道的DDR则有6对CLK线，CLK配对走，与其它信号应至少保持20mil以上的间距。
edp layout规则
edp layout规则EDP Layout规则EDP Layout是一种常用的电子设计自动化工具，用于布局和设计电路板。
在设计电路板时，按照EDP Layout规则进行布局可以提高设计效率和准确性。
本文将介绍EDP Layout规则的几个重要方面。
一、引脚布局规则在设计电路板时，引脚布局是非常重要的一步。
EDP Layout规则要求根据电路的功能和信号传输要求，合理布置引脚。
在引脚布局时，应避免不同信号类型之间的干扰，尽量减小信号传输的损耗和延迟。
此外，引脚布局应考虑到电路板的尺寸和封装的限制，以确保整体设计的可行性。
二、元件布局规则元件布局是指将各个器件按照一定的规则放置在电路板上。
EDP Layout规则要求将元件按照功能和电路连接的关系进行布局。
相互关联的元件应尽量靠近，以减小信号传输的路径和损耗。
此外，元件之间应保持合适的间距，以便于焊接和维护。
三、电源与地线布局规则电源和地线是电路板中非常重要的部分，对整个电路的稳定性和性能起着关键作用。
EDP Layout规则要求将电源和地线线路布局在电路板上的合适位置，以保证电流的稳定供应和地线的良好连接。
电源和地线的布局应避免与其他信号线路的交叉和干扰，以确保电路的可靠性和抗干扰能力。
四、信号线路布局规则信号线路的布局是设计电路板中的关键步骤。
EDP Layout规则要求将信号线路布局在电路板上的合适位置，以确保信号的稳定传输和最小的干扰。
在信号线路布局时，应避免信号线之间的交叉和干扰，尽量减小信号传输的延迟和损耗。
此外，信号线路的布局应考虑到电路板的尺寸和封装的限制，以确保整体设计的可行性。
五、层间布局规则层间布局是指将电路板上的不同层之间的信号线路布局合理。
EDP Layout规则要求将不同层间的信号线路进行分层布局，以减小信号线之间的干扰和信号传输的延迟。
层间布局还可以提高电路板的密度和减小尺寸，以满足电路设计的要求。
六、封装布局规则封装布局是指将元件的封装按照一定的规则放置在电路板上。
layout注意事项
Layout注意问题一：ESD 器件由于ESD器件选择和摆放位置同具体的产品相关，下面是一些通用规则：1．让元器件尽量远离板边。
2．敏感线〔Reset，PBINT〕走板内层不要太靠近板边；RTC部分电路不要靠近板边。
3．可能的话，PCB四周保留一圈露铜的地线。
4. ESD器件接地良好，直接〔通过VIA〕连接到地平面。
5. 受保护的信号线保证先通过ESD器件，路径尽量短。
二：天线13MHz泄漏，会导致其谐波所在的Channel: Chan5, Chan70，Chan521、586、651、716、781、846等灵敏度明显下降；13MHz相关线需要充分屏蔽。
一般FPC和LCDM离天线较近，容易产生干扰，对FPC上的线需要采取滤波〔RC 滤波〕措施和屏蔽FPC，并可靠接地。
靠近天线部分的板上线〔不管什么类型〕尽量要走到内层或采取一定的屏蔽措施，来降低其辐射。
〔板内的其他信号可能耦合到走在表层的信号线上，产生辐射干扰。
〕三．LCD注意FPC连接器的信号定义：音频信号线最好两边有地线保护；音频信号线与电平变换频繁的信号线要有足够间距；FPC上的时钟信号及其他电平变换频繁的信号要有地线保护减少EMI影响；LCD的数据线格式是否和BB芯片匹配？例如i80或M68在时序上要求不一致等问题。
设计中对LCM 上的JPEG IC时钟信号的频率，幅值要满足需求。
如果时钟幅度不够可能导致JPEG不工作或不正常；注意Camera的输入时钟对Preview的影响，通常较高的Preview刷新帧数要求时钟频率高。
布局上，升压电路远离天线；音频器件和音频走线；给Camera供电的LDO靠近Camera放置；主板上Hall器件的位置要恰当，不能对应上盖LCD屏的位置，否则上盖的磁铁不能正对着Hall器件。
四．音频设计PCB布局音频器件远离天线、RF、数字部分，防止天线辐射对音频器件〔音频功放等〕的干扰；如果靠的很近，应该考虑使用屏蔽罩。
layout零件摆放规范
考虑EMI之layout一、走线二、VCC&GND切割三、EMI相关元件摆放四、接地五、多层板问题一、走线1、走线（高速线处理）A、高速线（CLK，…）避免跨切割，避免走在板边缘（50 mils）和切割线附近，避免走在Slot下方和Via密集处，尽量少换层（优先级从高到低），保证高速线参考面完整。
B、CLK绕等长最佳方式，平行线间距量大（至少大于3倍线宽），耦合长度尽量小。
（如下图）且不规则绕线或螺旋绕线优于规则蛇型绕线。
尽量避免在IC，Slot下方，I\O附近绕线,最好参考面完整处绕线。
2、走线（差分线处理）A、差分走线的回返电流同样会走在参考面，而且大部分在参考面。
同样要尽量避免跨切割问题，如下图：B、差分走线的匹配更重要的是线长的匹配，影响要大于间距不等。
a.单路信号电磁场分布b.差分走线电磁场分布3、走线（隔离）A、CLK与IO（30 mils），Power trace＆shape（20 mils）其它有需要外接cable的信号线(30 mils)有间距要求。
B、不相干走线（多数指Power trace）尽量远离CLK区域和I/O域，避免被CLK区域干扰和干扰I/O区域。
C、AGND与GND区域走线要严格区分，尽量避免有互越现象。
D、伴地线对于EMI可有可无，要保证与其他信号线有足够间距即可满足EMI要求（20-30 mils）。
但考虑到信号品质要有伴地线，则要打足够的下地Via，间距在800 mils以内。
二、VCC&GND切割1、切割（I\O）A、Back I\O处VCC与GND切割线尽量保持一致,切割线主要参照零件摆放和走线.一般在Bead下方transformer下方,要求bypass电容GND pin在I\O区内.避免两边走线有互越现象.I\O区内部各I\O间切割线可没有.影响:走线互越>不一致.B、Front USB，1394，COM，GAME，Panel处是否切割？视实际情况，若切割会造成很多跨切割，或者使VCC，GND 层变的很零碎，则不切割。
LAYOUT设计一般规则PDF
1. 一般规则1.1 PCB板上预划分数字、模拟、DAA信号布线区域。
1.2 数字、模拟元器件及相应走线尽量分开并放置於各自的布线区域内。
1.3 高速数字信号走线尽量短。
1.4 敏感模拟信号走线尽量短。
1.5 合理分配电源和地。
1.6 DGND、AGND、实地分开。
1.7 电源及临界信号走线使用宽线。
1.8 数字电路放置於并行总线/串行DTE接口附近DAA电路放置於电话线接口附近。
2. 元器件放置2.1 在系统电路原理图中a 划分数字、模拟、DAA电路及其相关电路b 在各个电路中划分数字、模拟、混合数字/模拟元器件c 注意各IC芯片电源和信号引脚的定位。
2.2 初步划分数字、模拟、DAA电路在PCB板上的布线区域一般比例2/1/1数字、模拟元器件及其相应走线尽量远离并限定在各自的布线区域内。
Note:当DAA电路占较大比重时会有较多控制/状态信号走线穿越其布线区域可根据当地规则限定做调整如元器件间距、高压抑制、电流限制等。
2.3 初步划分完毕后从Connector和Jack开始放置元器件 a Connector和Jack周围留出插件的位置b 元器件周围留出电源和地走线的空间 c Socket周围留出相应插件的位置。
2.4 首先放置混合型元器件如Modem器件、A/D、D/A转换芯片等a 确定元器件放置方向尽量使数字信号及模拟信号引脚朝向各自布线区域b 将元器件放置在数字和模拟信号布线区域的交界处。
2.5 放置所有的模拟器件a 放置模拟电路元器件包括DAA电路 b 模拟器件相互靠近且放置在PCB上包含TXA1、TXA2、RIN、VC、VREF信号走线的一面c TXA1、TXA2、RIN、VC、VREF信号走线周围避免放置高噪声元器件d 对於串行DTE模块DTE EIA/TIA-232-E 系列接口信号的接收/驱动器尽量靠近Connector并远离高频时钟信号走线以减少/避免每条线上增加的噪声抑制器件如电容等阻流圈和。
PADS Layout 的元器件的布线
PADS Layout 的元器件的布线PADS Layout采用自动和交互式的布线方法，采用先进的目标连接与嵌入(OLE)自动化功能，有机地集成了前后端的设计工具，包括最终的测试、准备和生产制造过程。
PADS Layout布线有自动布线和手工布线两种方式。
本章将从布线规则开始，对如何利用PADS2007软件实现元件布线进行详细的介绍。
11.1 布线规则（Routing Rules）介绍设计规则（Design rules）允许将设计中的约束（Constraints）直接输入到PADS-Layout 中去。
设计规则（Design rules）包括：(1)安全间距规则（Clearance Rules）：设置设计目标之间最小的空间距离。
(2)布线规则（Routing Rules）：设置过孔类型、长度最短化类型和当前层。
(3)高速电路规则（HighSpeed Rules）：设置高级规则，如平行、延时、电容和阻抗值。
这些规则能在原理图中设置，也能在PCB中设置再反向传送到原理图中。
下面主要从过孔类型的设置、长度最短化和当前层的设置三个方面来介绍一下布线的规则。
布线规则的设置步骤如下：(1)执行Setup→Design Rules菜单命令，如图11-1所示。
(2)执行完命令，将弹出“Rules”对话框，如图11-2所示。
图11-1 选择Design Rules 图11-2 Rules对话框从图中可以看出，设计规则里面包括8种规则，和一个生成报告，分别是Default（缺省）规则、Class（类）规则、Net（网络）规则、Group（组）规则、Pin Pairs（引脚对）规则、Decal（封装）规则、Component（元件）规则、Conditional Rules（条件规则）、Differential Pairs（不同管脚对）规则，和一个Report（生成报告）。
0 PADS Layout 的元器件的布线222 应该注意的是：(1)当没有指定任何规则时，默认的是Default（缺省）规则。
Layout设计规范A1.3
Layout 规则Note1: Added “10: CF卡LAYOUT要求” 2003-09-27Added “11:PCB板的标号字体规定” 2004-04-161．导线宽度及间距：1）走线宽度可分为以下几种：⑴300mil（或以上）：适用于20A（或以下）电源线，控制线。
⑵200mil（或以上）：10A⑶150mil（或以上）：5A⑷100mil（或以上）：2A⑸75mil（或以上）：1A⑹50mil（或以上）：500mA⑺25mil（或以上）：适用于200mA（或以下）电源线，控制线或重要信号线如BUS信号（ISA BACKPLANE）RS-485，USB的外接信号或易受干扰信号。
⑻15mil（或以上）：适用于100mA(或以下)控制信号或重要信号如POWERGOOD信号,RESET信号,CLOCK信号,BUS信号(PCI BACKPLANE),易受干扰信号等.⑼10mil（或以上）：适用于周边之信号，BUS信号（COMPACT PCI）一般信号或过双线之走线。
⑽8mil：适用于高密度走线，或过三线的走线。
⑾6mil 5mil：适用于高密度走线。
具体应用参见相应DESIGN GUIDE或由主管决定。
⑿高密度脚位之零件，其电源讯号走线宽度至少应与其电源接脚的PAD同宽。
2）3W规则：走线间的距离间隔（走线中心间的距离）是单一走线宽度的二倍。
对于时钟线，差分对，视频，音频复位线及其它系统关键线强制使用3W。
对于差分对，走线对内部间距为1W。
对于导线间存在过孔的情况，应增加包括通孔在内的环状区域。
2．焊盘与孔径1）焊盘直径应比孔径大14mil以上（最好大于20 mil以上）:2）多层板的电源层和地线层的隔离盘至少大于40mil,且越大越好。
3）焊盘直径应尽量大：有效散热、抗震动。
4）安装孔应尽量以焊盘的形式给出孔位和孔径。
5）导通孔焊盘应尽可能大。
一般主板导通孔孔径为12mil焊盘直径为24mil；I/O卡孔径为15mil焊盘直径为30mil。
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硬件Layout元器件布线规范篇目录概述 (3)1.1.C OMMON R OUTING R ULE (3)1.2.PWM的布线 (15)1.3.CLK的布线 (21)1.4.RJ45 TO T RANSFORMER的布线 (25)1.5.SFP的布线XFP的布线 (28)1.6.SGMII，GMII（RGMII）,MII的走线（MAC TO PHY端） (33)1.7.POE部分的布线 (38)1.8.RS485布线 (46)1.9.CPU子系统的布线 (47)概述本文是用来描述硬件研发部元器件布线设计规范手册，从EMI,散热，噪声，信号完整性，电源完整性，等角度，来规范元器件布线设计。
此部分的Check应该Layout 布线阶段执行，并在Layout Review阶段做Double Check,若升级时Key Component 有更改，需要对以下内容再次Check。
Common Routing Rule1.1.1传输线传输线分为2种：微带线(Microstrip)和带状线(stripline)微带线(Microstrip):一般走在外层的Trace.带状线(stripline):一般走内层的 Trace.微带线与带状线的特征阻抗不一样，必须避免不同形态的传输线存在于不同的层面上。
1.1.2跨Plane高频信号走线必须注意不跨不同的Power Plane的问题，否则会因为回流路径不好造成信号完整性的问题。
铜箔在VCC GND Plane 层面尽量避免有连续的破孔出现，如有，请确认不会造成对电源完整性，和参考平面有影响。
如下图所示：图1第一层有2个不同的Plane AGND&DGND，图2 CLK Trace 同时跨在AGND与DGND，此信号严重会受到干扰。
所以此类问题一定要检查一下！1.1.3绕线1, Serpentine Trace (蛇形线)：一般在BUS和CLK应用上，为了要求等长，必须较短的Trace要求绕线增加长度，方能达到所需的要求。
2，绕线需要注意那些事项：首先要注意本身的间距S,S间距越小，信号相互decouple越明显，信号质量越差，所以根据实际情况，设置一定范围的S是很有必要的，一般根据空间的限制，依据3-W原则，S必须为2倍线宽为佳。
3， 3-W法则：例如当信号线宽度为5mil时，则Trace两旁的Space需为10mil,如此可降低2线之间的串扰(crosstalk)，一般针对高频信号做要求，如CLK,需要做3-W法则来降低串扰，或者是做GND做屏蔽处理。
1.1.4Damping ResistorDamping Resistor:一般高频信号在Source端会加一颗串接电阻做阻抗匹配及Damping Resistor 最常见的是CLK 信号，而Damping Resistor摆的位置必须靠近Source端越近越好。
如下图：1.1.5Decouple CapacitorPower:一般IC都需要有Power才能正常工作，Power通常是接IC的VCC以及GND pinDecouple 电容;一般为了让IC能等到较稳定的电源，通常会在VCC pin加decoupling 电容滤除noise.这些电容要求越靠近IC 越好，太远则没有效果。
参考下图所示：Power Trace: Trace 宽度依流过的电流来决定的，按1A=40mil处理。
Power Trace 太细容易造成Drop 电压太大。
Vref是很重要的电压需求，其电流很小也很容易受到干扰，所以线宽要粗及线距要大，布线需小心处理。
一般Chip 都有PLL 的需要，这个锁相环电路直接关系到Core频率和其他外围器件性能的的稳定（比如CPU的Memory, MAC的GE/HG），所以一般都要加L/C filter 以确保很小的noise 所以L/C filter 需要靠近IC端，而且还要注意是否存在跨不同power plane的问题。
1.1.6GND & Vcc & Chassis GND的切割1，RJ45 TO Transformer: Transformer的一次侧&2次侧，GND CHASSIS & GND Signal 之间必须要保持80-120mil间距隔离开，相隔的间隙用高压电容跨接。
0.01uF/3KV或者bead.2，GND CHASSIS & GND →接机壳大地；GND Signal→接PCB上的所有信号线的GND。
3，PCB内层所有不同的GND必须清楚的隔开没有地平面的电流回路设计：a 如果需要走线，应将其线宽尽量加粗b 如果不能采用GND为参考平面，需要用星形连接策略。
c 数字电流不能流经模拟器件d 高速电流不能流经低速器件RJ45前端分割示意图：Transforme的最大特点就是能隔断用UTP把相距甚远的两台处在通讯状态下的两台计算机之间的直流联系，而以交流脉冲信号形式传送的有用数据信号可畅通无阻地通过它。
从而，既可顺利地进行通讯，又避免了因两地的地电位不同引起的大电流烧坏计算机。
对于无用有害的直流或缓变大电流来讲，Transformer相当处在断开状态的开关，对于有用的交流脉冲数据信号来讲，Transforme相当处在闭合状态的开关。
所以这部分的布线要求如下：从RJ45到Transformer走线以CHASSIS_GND为参考平面，没有走线的PLANE一律挖空。
CHASSIS_GND与GND 的间距最少保持在1.5mm.，对于高压变压器可以将大部分能量泄放到CHASSIS_GND上，如果CHASSIS_GND与GND\POWER距离太近的话，会将高压或者高频噪声耦合到我们的以太网系统当中，造成对系统伤害或不稳定。
而PHY到Transformer的走线则以GND为参考或者PWR。
E1/T1的前端布线处理：变压器下的电源和地平面必须挖空；GND CHASSIS接接口地和机壳大地；GND CHASSIS & GND Signal 之间必须要保持80-120mil间距隔离开，并且不要连接；由于E1有平衡和非平衡模式，前端可按照差分走线，走线可适当加宽到0.3mm已保证大电流不会烧断；信号线下的GND CHASSIS全部挖空，以上关于地的处理是防止对端设备没有接地时产生干扰出现crc错误4, 单点接地图1图2一般单点接地的线宽都比较粗，这样的话保持电流路径阻抗尽可能的低。
PWM的布线以MPS1580为例：1, PGND 与 AGNDPGND=Dirty GND, 针对大电流的GNDAGND=Quite GND, 针对相位补偿，Feedback,噪声敏感pin角的GND.2.高速开关的trace宜越粗越短越好，并且尽量避免灌孔。
如下图黑色阴影部分所示3，所有的sub-component 离PWM IC 尽可能的近。
如下图所示，为AC电路路径。
红色为：当MOSFET打开时，电流的流向方向。
蓝色为：当MOSFET关断时，电流的流向方向。
为了减少trace的杂散电感，(V=L*di/dt), 以降低EMI的辐射，减少各个接地点的点位差。
最大限度的减小脉冲电流环路，将Q1，Q2（一般的上管和下管），和输入电容相互靠近，而且连接点（Phase）为整片铜片焊盘。
增加一些陶瓷电容（范围：0.1uF-0.001uF）来改变高频旁路。
4，减少高频电压振铃加宽并且缩短MOSFET S与D极之间的引线以减小杂散电感，如果EMI要求很高，需要加一个小型RC缓冲来减小节点的高频振铃，或者在G极放置0-10欧姆电阻（经验值），以减少G极驱动信号也有助于减小节点的高频振铃。
5，缩短栅极驱动路径栅极驱动信号的完整性（电压电平，上升和下降时间），对于电路工作和效率是很重要的，所以短而宽的栅极驱动引线减小了引线的电感。
具体引线标准参考如下：如果从栅极驱动到MOSFET栅极的PCB引线长度超过1inch，那么引线的电感大约为25nH,如果栅极驱动电流为2A,且上升和下降时间为10ns,而且粘合线盒PCB引线上的压降为0.6V和5V，这样可能减缓MOSFET的开关响应时间。
这些电感同样可能与栅极电容引起高频振荡。
6，栅极驱动电源（BST和VCC）的去耦电容应该靠近IC和AGND,反馈分压电阻应该尽量靠近IC端。
控制电路不能放在交流回路中间。
7，对Cin和Cout的要求防止滤波电容引线过长，以至于等效串联电感过大，电容放置最好按2侧放置为宜。
因为按列放置电容并顺序连线非常美观但这种布局会使距离电源开关或整流器最近的电容比其它电容器承受更多的波纹电流，从而缩短该电容的使用寿命。
参考顺序为：电解电容(固体电容)> 钽电容<陶瓷电容8, 散热铺铜箔的标准因为PCB的载流能力一直没有一个固定的说法，结合我们公司的实际情况，我们表层铺铜都是1oz厚度，大家以MIL-STD-275 为标准参考以下数值：温升为10C时的线宽.10mil过1A电流。
对于D-PAK封装的MOSFET（或者带有E-PAD的PWM IC）应该充分拓展其漏极(D)的引脚底衬或者E-PAD，增加其与焊盘的接触面积，将热量散到主板的铜箔上。
如有必要还可以打via来进一步提高散热效果。
9,PCB在Power-In 的connector(or DC-Jack),底下的Ground 与Power层要挖空，特别是POE的PCB。
在高压的情况下要格外注意这个情况。
CLK的布线1，CLK电路尽量放在PCB中心位置，一般以MAC为中心。
尽量靠近MAC端。
2，R356-R359，C515-C518 必须放在靠近U14源端。
3，MAC_CLK,6128_CLK,PHY_CLK,尽量走表层，包GND，GND NET上必须沿线打VIA 地空。
4，对与差分CLK，源端匹配电阻需要尽可能近靠近BUFFFER。
AC耦合电容和跨接电阻（片外的匹配都是在＋，－之间跨接一个100欧的电阻,这个视具体芯片而定有些LVDS的匹配都是在片内）需要放在靠近芯片接收端。
在一般情况下差分时钟的电平都是LPECL（直流匹配时用130欧上拉，同时用82欧下拉；交流匹配时用82欧上拉，同时用130欧下拉。
但两种方式工作后直流电平都在1.95V左右），所以电平匹配电阻也需要靠近源端。
5，OSC电路零件摆放Vcc 必须经过滤波电路进入Vin端，顺序依次为电容>bead>电容，必须经过滤波电容后进入Vin.6, OSC 下方任何信号都不能经过，设立禁止区（手动设置）。
禁止区需禁止所有层面的自动铺铜进入禁止区，在CLK的 pin处留一个缺口让GND铜箔进入OSC下方。
7， Crystal 的布线：线路上的Y1，C497，C498，必须放置在IC Pin旁边，Trace越短越好。