如何在Quartus II 里使用Modelsim
Quartus-II调用modelsim仿真方法
方法1：在quartus ii 11.0环境下，编辑生成并修改quartus生成的test bench文件，采用手动设置激励形成波形（有很多缺陷）。
具体步骤：1.新建工程在test目录下创建工程fulladder然后直接finish;2.编写VHDL：New一个VHDL FILE,输入代码：library ieee;use ieee.std_logic_1164.all;ENTITY fulladder IS PORT( a,b,cin : IN STD_LOGIC;s,cout: OUT STD_LOGIC);END fulladder;ARCHITECTURE fulladder OF fulladder ISBEGIN s<= a XOR b XOR cin;cout <=(a AND b) OR (a AND cin) OR (b AND cin);END fulladder;保存在test目录下，文件名为默认fulladder。
3. 在Quartes II 11.0界面菜单栏中选择 Tools-->options选项卡中选中EDA tool options,在该选项卡中下面的ModelSim-Altera一项指定安装路径为（如d:/Altera/11.0/modelsim_ae/win32aloem)4.在Quartes II 11.0界面菜单栏中选择Assignments->Settings。
选中该界面下EDA Tool settings中的Simulation一项；Tool name中选择ModelSim-Altera;Format for output netlist中选择开发语言的类型VHDL或其它,如图：然后点击APPLY应用和OK。
5.设置完成后，编译工程：在Quartus II 11.0界面菜单栏中选择菜单栏选择Processing-->start Compilation，等待编译，无错后会在test目录下生成simulation目录，执行下一步。
QUARTUSⅡ10波形仿真(ModelSim)入门教程
QUARTUSⅡ10仿真（ModelSim）入门教程平台软件：ModelSim-Altera 6.5e (Quartus II 10.0) Starter Edition内容1 设计流程使用ModelSim仿真的基本流程为：图1.1 使用ModelSim仿真的基本流程2 开始2.1 新建工程打开ModelSim后，其画面如图2.1所示。
图2.1 ModelSim画面1. 选择File>New>Preject创建一个新工程。
打开的Create Project对话框窗口，可以指定工程的名称、路径和缺省库名称。
一般情况下，设定Default Library Name为work。
指定的名称用于创建一个位于工程文件夹内的工作库子文件夹。
该对话框如图2. 2所示，此外还允许通过选择.ini文件来映射库设置，或者将其直接拷贝至工程中。
图2.2 创建工程的对话框2. 按照图2.3所示，设置Project Name为LED_FLOW，Project Location为D:/led_flow。
图2.3 输入工程信息当单击OK按钮后，在主体窗口的下方将出现Create Project标签，如图2.4所示。
图2.4 Project标签3. 之后，将出现Add Items to the Project的对话框，如图2.5所示。
图2.5 在工程中，添加新项目2.2 在工程中，添加新项目在Add Items to the Project对话框中，包括以下选项：∙Create New File——使用源文件编辑器创建一个新的Verilog、VHDL、TCL或文本文件∙Add Existing File——添加一个已存在的文件∙Create Simulation——创建指定源文件和仿真选项的仿真配置∙Create New Folder——创建一个新的组织文件夹1. 单击Create New File。
打开图2.6所示窗口。
QuartusII调用modelsim无缝仿真
QuartusII调⽤modelsim⽆缝仿真本篇⽂章为转载，写的不错，最近在学modelsim仿真，⽹上的教程很乱，把⾃⼰认为不错的整理贴出来，后⾯有机会会写个详细点的。
Quartus 中调⽤modelsim的流程1. 设定仿真⼯具assignmentèsettingèEDA tool settingèsimulation选择你需要的⼯具。
2. ⾃动产⽣测试激励⽂件模板：processingèstartèStart test bench template writer我们点击之后系统会⾃动在⽬录：当前⽂件夹è simulation è modelsim (这个⽂件夹名字跟你选的仿真⼯具有关) 中产⽣⼀个测试激励⽂件xxx.vt(Verilog test bench) 或者 xxx.vht(VHDL test bench), ⽂件名跟你⼯程中的Top module 的名字⼀样，后缀为.vt或者.vht。
3. 编辑⾛动⽣成的test bench⽂件我们加⼊⾃⼰需要的激励以及初始化语句，这⾥我们还要修改test bench的模块名字为tb(我们会看到这个名字和后⾯的设定有联系)。
4. 连接test bench，我们需要从Quartus中⾃动调⽤仿真⼯具，所以需要设定Native Link选项。
a) 还是在simulation的设置页⾯⾥，设定 Native Link对话框中的设定。
我们这⾥因为需要⼯具⾃动调⽤激励所以选中b) 点击右边的Test Benches, 我们需要在这⾥设定⼀个相关联的test bench.这⾥会弹出⼀个让你指定test bench的对话框，因为我们之前没有指定任何的test bench,所以这⾥是空⽩的。
c) 指定test bench因为我们是第⼀次产⽣test bench,点击new.点击New之后会产⽣⼀个New Test bench setting的对话框，在这⾥你将test bench和你的相应的test bench file进⾏绑定。
基于quartus ii11.0的modelsim仿真
Quartus自从9.0版本以后就没有自带仿真工具。
需要进行仿真要另外安装仿真工具。
下面就以altera-modelsim6.6d 版本介绍一个简单的VHDL语言编写的程序的仿真步骤。
Quartus 工具为11.0版本。
1）.新建一个工程。
以与非门为例。
打开quartus11.0工具栏的file->new->New Quartus II Project.点击OK。
点Next创建工程文件夹，如andnotgate。
输入工程名称。
点Next先别管它，点Next选择芯片型号，因为是只是仿真，可以随便选。
或者默认。
点Next.选择仿真工具，这里选择ModelSim-Altera.点Next.点Finish。
新建了一个工程。
2）.向新建工程添加VHDL源文件File->new->VHDL File->OK编写源程序：library ieee;use ieee.std_logic_1164.all;entity andnotgate isport(a,b:in std_logic;c:out std_logic);end entity andnotgate;architecture rt1 of andnotgate is beginc<=not(a and b);end rt1;保存源程序在新建的工程中File->save as保存。
编译源文件：点击Start compilation编译成功。
3）.利用modelsim进行波形仿真要进行仿真必须先创建一个testbench的仿真激励文件。
testbench文件的编写可以利用软件提供的模板进行修改。
生成testbench模板processing->start->start test bench template writer->OK打开新生成的testbench模板。
在新建工程里的simulation->modelsim里的后缀为.vht的文件。
如何能从Quartus II中调用Modelsim进行仿真
如何从Quartus II中调用Modelsim进行仿真--穆永强版本说明：Quartus II 11.0版本；ModelSim-Altera 6.6d版本。
一、设置第三方EDA工具在Tools -> Options中设置ModelSim的安装路径，注意要设置到win32文件夹（64位软件对应的就是win64）。
在Assignments -> Settings中设置仿真工具为ModelSim。
这样Quartus就能无缝调用ModelSim了。
二、编写Testbench我们可以通过Quartus自动生成一个Testbench的模板，选择Processing -> Start -> Start Test Bench Template Writer，等待完成后打开刚才生成的Testbench，默认是保存在simulation\modelsim文件夹下的.vt格式文件。
打开vt文件后可以看到Quartus已经为我们完成了一些基本工作，包括端口部分的代码和接口变量的声明，我们要做的就是在这个做好的模具里添加我们需要的测试代码。
一个最基本的Testbench包含三个部分，信号定义、模块接口和功能代码。
‘timescale 1ns/ 1ps表示仿真的单位时间为1ns，精度为1ps。
想要进行仿真首先要规定时间单位，而且最好在Testbench里面统一规定时间单位，而不要在工程代码里定义，因为不同的模块如果时间单位不同可能会为仿真带来一些问题，而timescale本身对综合也就是实际电路没有影响。
其实Testbench本身可以看做一个模块或者设备（本例中的模块名为add_vlg_tst），和你自己编写的模块进行通信。
通过Testbench模块向待测模块输出信号作为激励，同时接收从待测模块输出的信号来查看结果。
因此，在待测模块中的reg型信号在Testbench中就变成了wire，待测模块中的wire型信号在Testbench 中则对应为reg型。
Quartus II调用ModelsimSE进行功能仿真
Quartus II调用ModelsimSE进行功能仿真笔记中主要介绍基于工程流程的功能仿真流程示例1：简单的计数器设计并利用ModelsimSE仿真Step1 新建一个工程1.在Quartus II菜单栏中通过File下拉菜单New Project Wizard建立工程。
a.第一页：Directory,Name,Top-Level Entity[page 1 of 5]主要完成以下功能：设置工程路径（Directory）、设置工程名称（Name of Project）、设置工程中顶层实体名称（Name of Top-Level Entity）。
b.第二页：Add Files[page 2 of 5]主要完成以下工能：向工程中添加已存在的设计文件。
c.第三页:Family&Device Settings[page 3 of 5]主要实现完成功能：选择自己所使用的FPGA芯片。
d.第四页：EDA Tool Settings[page 4 of 5]主要完成功能：根据需要选择使用哪种EDA工具Design Entry/Synthesis:设计输入/综合工具Simulation:仿真工具Timing Analysis:时序分析工具Format Verification:格式验证工具Board –Level:板级工具e.第五页：Summary[page 5 of 5]主要完成功能：生成建立工程的总结报告，包含了前面设置的内容。
根据报告查看新建工程是否与自己要建立的工程要求一致，如果不一致返回（<Back）上一层或多层进行修改,直到满足要求为止。
f.Finish:通过工程向导完成新建工程。
2.向新建工程中添加设计文件。
根据自己使用的HDL语言添加设计文件，Finish完成。
本示例中设计文件代码如下所示：完成一个简单的计数器，使计数器计数满128后重新计数。
module count_128(clk,rst_n,count);//工程模块及端口声明input clk,rst_n;//输入信号：时钟信号和复位output reg[7:0] count;//定义count位宽和数据类型always@(posedge clk or negedge rst_n)if(!rst_n)count<=8'd0;//复位置零else if(count[7])//当count最高位为1，也就是计数到128时，count置0count<=1'd0;else //否则继续计数count<=count+1'd1;endmodule/*计数模块实现128计数，当coun计数满128重新计数*/3.将设计文件保存在工程目录下并对设计文件进行语法分析。
Quartus II 9.0调用ModelSim 10.1a的流程 青梅同行
Quartus II 9.0调用ModelSim 10.1a的流程1．设置仿真工具: Assignments -> EDA Tool Setting…图12．Tool name选为：ModelSim；EDA Netlist Writer Setting可设为VHDL或Verlog图2 3．产生测试激励Test Bench模板Processing->Start->Start Test Bench Template Writer，就会在当前文件夹/simulation / modelsim(文件夹名字跟你选的仿真工具有关)中产生一个Test Bench文件，文件名和工程中的Top Module的名字相同的*.vt (Verilog Test Bench)或*.vht(VHDL Test Bench),文件后缀和第2步EDA Netlist Writer Setting设置有关。
4．编辑自动生成的Test Bench文件，我们加入自己需要的激励以及初始化语句。
图45．还是在图2的simulation的设置页面里，设定 Native Link settings对话框中的内容。
这里因为需要自动调用激励，所以选中图5 6．点击右边的Test Benches, 我们需要在这里设定一个相关联的Test Benches图6图7这里会弹出一个让你指定Test Benches的对话框，如果我们之前没有指定任何的test bench,这里会是空白的。
点击New之后会产生一个New Test Bench Setting的对话框，在这里可和相应的test bench file进行绑定。
点击Edit之后会产生一个Edit Test Bench Setting的对话框，修改test bench file绑定。
我们这里在Test bench name的对话框中输入一个名字counter_vhd_tst, 我们将看到，在下面的Top level module in test bench对话框中也自动显示counter_vhd_tst. 注意这个名字应该和你的Test Bench 中的module name一致（见第4步），加入test bench文件(counter.vht)。
Quartus II 直接调用 modelsim se 进行前仿真和后仿真
Quartus II 直接调用modelsim se 进行前仿真和后仿真Modelsim的独立版本仿真速度比Quartus自带的Modelsim-Altera快，且Modelsim的独立版本支持Verilog和VHDL语言的混合仿真，因此Modelsim-Altera尽管可以直接从Quartus 官方下载，但不少人仍然会选用独立版本的Modelsim进行设计仿真。
使用Modelsim-Altera非常方便，安装后Quartus已经做好了与Modelsim-Altera的链接。
如果使用独立版本的Modelsim，则需要自己手动配置才能将独立版本Modelsim与Quartus 链接使用。
以下以使用Quartus II 11.1sp2和modelsim se 10.0a进行工程的前仿真后后仿真为例进行介绍。
即在Quartus进行设置，直接通过Quartus II的菜单调用modelsim se运行前仿真和后仿真。
当然也可参照网上的介绍，编译modelsim的Altera库，在modelsim se中直接建立工程并运行仿真。
本文介绍通过在Quartus中进行设置，通过Quartus菜单直接调用运行modelsim se的仿真，配置好后就如同Altera官方的Modelsim-Altera版本一样使用简便。
第一步：配置modelsim se路径Tools->Options打开Options对话框，选General->EDA Tool Options，设置Modelsim路径，可直接填入或浏览Modelsim路径，如下图所示：第二步：设置testbenchAssignments->Settings，打开Settings对话框，EDA Tool Settings->Simulation设置Tool name选Modelsim，Format for output netlist选择所用语言，Time scale需仿真时间精度。
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当我们使用QuartusII，但是大多数朋友都习惯用ModelsimSE来做仿真，由于Quaruts有很多本身器件的特色，所以造成了在仿真上的麻烦，当然网路上也有一些讲解，但是都是不太系统，特别是对初学者来说，使用的时候还是感到一头雾水。 本文的目的就是一个如何在Quartus使用Quartus和Modelsim仿真的例子。
具体的操作如下：
在工程菜单里面双击*.vwf文件， 是之打开成为当前激活文件。
然后点击菜单 Files-> Export
会直接打开一个输出框：
我们后面会使用Verilog文件进行仿真，所以这里把后缀名*;.vt改成为*.V
Ok 就生成了TestBeanch文件。
4.2 设置启动Modelsim
如何在QuartusII 里面使用Modelsim. 只需要在 Assignment->setting
2．建立QuartusII工程。
这里目的只是建立一个很简单很简单的QuartusII的工程，逻辑采用原理图方式绘制。
里面就是一个简单的DFF，
输入信号：
datain,clk
输出信号：
dataout
3．QuartusII 内部时序仿真
在内部使用时序仿真，很简单， 如果不知道如何使用请参考帮助文件
2 选择Testbeanch模块 ：
仿真模块为XXX_vlg_check_tst.
里面选择如下的选项，在进行整个工程进行编译的时候会自动调用系统的ModelsimSE .
在编译最后会调用Modelsim.点击Work 你可以看见关于Altera的库文件都编译进来了。
下面是重点 ：
新建一个工程文件。 然后会弹出如下图
选择Use CurrentIni
选择添加文件：
1．Testbeanch文件，到工程里面
帮助文件的你可以 点击 Help-> Tutorial 。里面有很详细的如何创建一个Wave仿真文件的教程这里就不罗嗦了。
关于如何仿真这里也不废话了。我们进入核心问题。
4．ModelsimSE的仿真
4.1 生成TestBench文件
由于我们上面已经制作了一个时序仿真文件 *.vwf.QuartusII 提供了把这样文件转换成Testbench的功能。