EDA设计流程及其工具
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常见的EDA工具
Active-HDL：VHDL/Verilog仿真软件，简单 易用，Aldec公司出品。 Modelsim：VHDL/Verilog仿真软件，功能比 Active-HDL强大，使用比Active-HDL复杂， Mentor公司出品。 NC-Verilog/NC-VHDL：很好的Verilog /VHDL 仿真软件，其中NC-Verilog 的前身是著名的 Verilog仿真软件Verilog-XL，Cadence公司出品。
波形图主要应用于仿真功能测试时产生某种测试信号;
状态图常用于建模中。 2） HDL文本输入：目前主流输入方式，是最有效的方式，
其可读性、可移植性好、便于存档。
3
2、综合 将前面输入的原理图、HDL语言描述转化为电路实现的
门级网表的过程； 是从抽象到具体实现的关键步骤； 综合的结果不是唯一的；
EDA工具大致可以分为以下5个模块。
1、设计输入编辑器 2、仿真器 3、HDL综合器 4、适配器（或布局布线器） 5、下载器
10
2.3.1
设计输入编辑器
通常专业的 EDA 工具供应商或各可编程逻辑器件厂商都 提供 EDA 开发工具，在这些 EDA开发工具中都含有设计输入编 辑 器 ， 如 Xilinx 公 司 的 Foundation 、 ISE ， Altera 公 司 的 MAX+plusII、QUARTUS等。
这类模块设计工作量大，设计者重新设计时，往往需要在设计、
仿真、优化，逻辑综合、测试等方面化费大量劳动。
各EDA公司均设有IP中心，在网上为设计者提供服务。 网络上已有丰富的各类IP出售，使设计者之间资源共享，加快
产品设计，降低产品设计风险。
分为软IP、固IP和硬IP。
19
软IP
以HDL代码形式存在。
综合 逻辑综合器 FPGA/CPLD 器件和电路系统 1.isp方式下载 FPGA/CPLD 适配 结构综合器 FPGA/CPLD 编程下载
功能 仿真
时序与功能 门级仿真 1.功能仿真 2.时序仿真
2.JTAG方式下载
3.针对SRAM结构的配置 4.OTP器件编辑
(One Time Programming)
FPGA Advantage：VHDL/Verilog完整开发系统，
可以完成除了布线以外所有的工作， Mentor公 司出品。
17
源自文库8
2.5 IP核
具有知识产权的IP模块的使用是现代数字系统设计最有效方法
之一。
IP模块一般是比较复杂的模块，如数字滤波器、总线接口、DSP、
图像处理单元等。
第2 章
EDA设计流程及其工具
2.1：FPGA/CPLD设计流程
2.2：ASIC及其设计流程 2.3：常用EDA工具
2.4：ISE概述
2.5：IP核
1
2.1 FPGA/CPLD 设计流程
FPGA：现场可编程门阵列 CPLD：复杂可编程逻辑器件 一、这2种器件的一般开发流程为：
原理图/HDL文本编辑
14
2.3.5
下载器（编程器）
将设计下载到对应器件，实现硬件设计。一般由厂商提
供的专门针对器件的下载软件和下载电缆线完成。
15
常见的EDA工具
FPGAExpress：VHDL/Verilog综合软件，简
单易用，但有人反映其对Verilog的支持不够 强, Synopsys公司出品。 FPGA CompilerII：VHDL/Verilog综合软件， Synopsys公司出品。 Synplify：VHDL/Verilog综合软件，口碑相当不 错，Synplicity公司出品。 Spectrum：VHDL/Verilog综合软件，可以加 比较多的约束条件。可控性较强， Mentor公 司出品。
需要布局移植工具解决新、旧工艺技术不同的问题。
22
IP的实际内涵：
① 必须是为了易于重用而按嵌入式应用
专门设计的。
② 必须实现IP模块的优化设计。
③ 要符合IP标准。
23
课后作业
根据教材、参考书籍或从互联网
上收集相关资料完成：
2-2
2-5
24
测试电路 硬件测试
编程器/下载电缆 编程、下载
功能仿真 时序仿真
门级 仿真器
7
2.2
ASIC及其设计流程
ASIC分为：数字ASIC、模拟ASIC、数模混合ASIC。
2.2.1 ASIC设计方法
全定制法 ASIC设 计方法 半定制法 门阵列法
标准单元法
可编程逻辑器件法
8
2.2.2
一般ASIC设计的流程
HDL综合器的输出文件一般是网表文件，可以是：
① 用于电路设计数据交换和交流的工业标准化格式的文件；
② 直接用硬件描述语言HDL表达的标准格式的网表文件；
③ 对应FPGA/CPLD器件厂商的网表文件。
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2.3.3
仿真器
在 EDA 技术中仿真的地位非常重要，行为模型的表达、 电子系统的建模、逻辑电路的验证以及门级系统的测试，每 一步都离不开仿真器的模拟检测。 一、HDL仿真器分类： 二、常用的仿真器有： 1、VHDL仿真器 Model Technology公司的Modelsim Cadence公司的Verilog-XL和NC-Sim Aldec公司的Active HDL Synopsys公司的VCS等。
2
1、设计输入（原理图/HDL文本编辑）
将需设计的电子系统的功能和结构以图形或文本方式表 达。 1） 图形输入：原理图输入、状态图输入、波形图输入 原理图方式应用最为广泛,原理图输入对原理图进行功能 验证后再进行编译即可转换为网表文件。 但此方法一般仅实用于小电路。对于稍大的电路，其可读 性、可移植性差。
一般的设计输入编辑器都支持图形输入和HDL文本输入。
2.3.2 HDL综合器
HDL综合器是一种用EDA技术实施电路设计中完成电路化简、 算法优化、硬件结构细化的计算机软件，是将硬件描述语言转 化为硬件电路的重要工具。
11
HDL综合器在把可综合的HDL（Verilog或VHDL）转化为
硬件电路时，一般要经过两个步骤。 1） 第1步是HDL综合器对Verilog或VHDL进行处理分析，并将 其转换成电路结构或模块。 2）第2步是对应实际实现目标器件的结构进行优化，并使之 满足各种约束条件，优化关键路径等。
6
二、EDA设计流程图
文本编辑器 图形编辑器 VHDL 源程序 生成 VHDL 源程序
VHDL 综合器 行为仿真 VHDL 仿真器 功能仿真 时序仿真 FPGA/CPLD 布线/适配器 自动优化、布局、布线/适配 逻辑综合、优化
网表文件 (EDIF,XNF,VHDL…)
熔丝图、 SRAM 文件、 VHDL/Verilog网表
系统规格设计
系统级描述 RTL级描述 逻辑综合优化 门级网表 输出门级网表 布局/布线 布局后模拟/验证 FPGA/ASIC实现 门级仿真
系统级仿真
RTL级仿真 前端设计
后端设计
9
2.3
常用EDA工具
用EDA技术设计电路可以分为若干个的技术环节，每一 个环节中必须有对应的软件包或专用的EDA工具独立处理。
2、Verilog仿真器
3、混合VHDL仿真器 4、其他HDL仿真器
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2.3.4
适配器（布局布线器）
完成目标系统在器件上的布局布线，通常由厂商提供的 专门针对器件的软件来完成。 适配器最后输出的是厂商自定义的下载文件，包括： 时序仿真文件 适配技术报告文件 面向第三方EDA工具的输出文件 编程下载文件
设计周期短，设计投入少。
不涉及物理实现，为后续设计留有空间，增大了IP的
灵活性和适应性。
需要设计人员深入理解HDL代码，并将其转换成掩膜布
局以产生合理的物理层设计结果。
在一定程度上使后续工序无法适应整体设计，需要一
定程度的软IP修正，在性能上不可能获得全面的优化。
20
固IP
完成了综合的功能块。
延时特性。
5
3）时序仿真：
接近真实器件运行特性的仿真，仿真文件中已包含了
器件硬件特性参数，仿真精度高。
5、编程下载
将适配后的下载文件，通过通信电缆或专用编程器写至
相应目标器件的过程。
6、硬件测试
将含有载入了设计的FPGA或CPLD的硬件系统进行统一测 试，以便最终验证设计项目在目标系统上的实际工作情况。
有较大的设计深度，以网表文件的形式提交
客户使用。
使用与固 IP同一个 IC生产线的单元库，IP应
用成功的机率会更高。
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硬IP
提供设计的最终阶段产品：掩膜。 设计深度高，灵活性小。 基于移植的设计复用方法使用硬IP。 芯片的复用是经过验证了的IP现有工作布局，是一
种最省时最省力的复用方法。
为达到性能要求，往往对综合加以约束。
3、适配
将网表文件转换为适应于特定目标器件的可下载的最终 文件。 适配对象直接与器件的结构细节相对应。
4
4、行为仿真、功能仿真、时序仿真
仿真就是让计算机根据一定的算法和一定的仿真库对
EDA设计进行模拟，以验证设计，排除错误。 1）行为仿真： 此时的仿真只是根据VHDL的语义进行的，与具体电路 没有关系。 2）功能仿真： 直接对VHDL、原理图描述或其他描述形式的逻辑功能 进行测试模拟，以了解其实现的功能是否满足原设计的要 求的过程，仿真过程不涉及任何具体器件的硬件特性，如
常见的EDA工具
Active-HDL：VHDL/Verilog仿真软件，简单 易用，Aldec公司出品。 Modelsim：VHDL/Verilog仿真软件，功能比 Active-HDL强大，使用比Active-HDL复杂， Mentor公司出品。 NC-Verilog/NC-VHDL：很好的Verilog /VHDL 仿真软件，其中NC-Verilog 的前身是著名的 Verilog仿真软件Verilog-XL，Cadence公司出品。
波形图主要应用于仿真功能测试时产生某种测试信号;
状态图常用于建模中。 2） HDL文本输入：目前主流输入方式，是最有效的方式，
其可读性、可移植性好、便于存档。
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2、综合 将前面输入的原理图、HDL语言描述转化为电路实现的
门级网表的过程； 是从抽象到具体实现的关键步骤； 综合的结果不是唯一的；
EDA工具大致可以分为以下5个模块。
1、设计输入编辑器 2、仿真器 3、HDL综合器 4、适配器（或布局布线器） 5、下载器
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2.3.1
设计输入编辑器
通常专业的 EDA 工具供应商或各可编程逻辑器件厂商都 提供 EDA 开发工具，在这些 EDA开发工具中都含有设计输入编 辑 器 ， 如 Xilinx 公 司 的 Foundation 、 ISE ， Altera 公 司 的 MAX+plusII、QUARTUS等。
这类模块设计工作量大，设计者重新设计时，往往需要在设计、
仿真、优化，逻辑综合、测试等方面化费大量劳动。
各EDA公司均设有IP中心，在网上为设计者提供服务。 网络上已有丰富的各类IP出售，使设计者之间资源共享，加快
产品设计，降低产品设计风险。
分为软IP、固IP和硬IP。
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软IP
以HDL代码形式存在。
综合 逻辑综合器 FPGA/CPLD 器件和电路系统 1.isp方式下载 FPGA/CPLD 适配 结构综合器 FPGA/CPLD 编程下载
功能 仿真
时序与功能 门级仿真 1.功能仿真 2.时序仿真
2.JTAG方式下载
3.针对SRAM结构的配置 4.OTP器件编辑
(One Time Programming)
FPGA Advantage：VHDL/Verilog完整开发系统，
可以完成除了布线以外所有的工作， Mentor公 司出品。
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源自文库8
2.5 IP核
具有知识产权的IP模块的使用是现代数字系统设计最有效方法
之一。
IP模块一般是比较复杂的模块，如数字滤波器、总线接口、DSP、
图像处理单元等。
第2 章
EDA设计流程及其工具
2.1：FPGA/CPLD设计流程
2.2：ASIC及其设计流程 2.3：常用EDA工具
2.4：ISE概述
2.5：IP核
1
2.1 FPGA/CPLD 设计流程
FPGA：现场可编程门阵列 CPLD：复杂可编程逻辑器件 一、这2种器件的一般开发流程为：
原理图/HDL文本编辑
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2.3.5
下载器（编程器）
将设计下载到对应器件，实现硬件设计。一般由厂商提
供的专门针对器件的下载软件和下载电缆线完成。
15
常见的EDA工具
FPGAExpress：VHDL/Verilog综合软件，简
单易用，但有人反映其对Verilog的支持不够 强, Synopsys公司出品。 FPGA CompilerII：VHDL/Verilog综合软件， Synopsys公司出品。 Synplify：VHDL/Verilog综合软件，口碑相当不 错，Synplicity公司出品。 Spectrum：VHDL/Verilog综合软件，可以加 比较多的约束条件。可控性较强， Mentor公 司出品。
需要布局移植工具解决新、旧工艺技术不同的问题。
22
IP的实际内涵：
① 必须是为了易于重用而按嵌入式应用
专门设计的。
② 必须实现IP模块的优化设计。
③ 要符合IP标准。
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课后作业
根据教材、参考书籍或从互联网
上收集相关资料完成：
2-2
2-5
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测试电路 硬件测试
编程器/下载电缆 编程、下载
功能仿真 时序仿真
门级 仿真器
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2.2
ASIC及其设计流程
ASIC分为：数字ASIC、模拟ASIC、数模混合ASIC。
2.2.1 ASIC设计方法
全定制法 ASIC设 计方法 半定制法 门阵列法
标准单元法
可编程逻辑器件法
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2.2.2
一般ASIC设计的流程
HDL综合器的输出文件一般是网表文件，可以是：
① 用于电路设计数据交换和交流的工业标准化格式的文件；
② 直接用硬件描述语言HDL表达的标准格式的网表文件；
③ 对应FPGA/CPLD器件厂商的网表文件。
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2.3.3
仿真器
在 EDA 技术中仿真的地位非常重要，行为模型的表达、 电子系统的建模、逻辑电路的验证以及门级系统的测试，每 一步都离不开仿真器的模拟检测。 一、HDL仿真器分类： 二、常用的仿真器有： 1、VHDL仿真器 Model Technology公司的Modelsim Cadence公司的Verilog-XL和NC-Sim Aldec公司的Active HDL Synopsys公司的VCS等。
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1、设计输入（原理图/HDL文本编辑）
将需设计的电子系统的功能和结构以图形或文本方式表 达。 1） 图形输入：原理图输入、状态图输入、波形图输入 原理图方式应用最为广泛,原理图输入对原理图进行功能 验证后再进行编译即可转换为网表文件。 但此方法一般仅实用于小电路。对于稍大的电路，其可读 性、可移植性差。
一般的设计输入编辑器都支持图形输入和HDL文本输入。
2.3.2 HDL综合器
HDL综合器是一种用EDA技术实施电路设计中完成电路化简、 算法优化、硬件结构细化的计算机软件，是将硬件描述语言转 化为硬件电路的重要工具。
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HDL综合器在把可综合的HDL（Verilog或VHDL）转化为
硬件电路时，一般要经过两个步骤。 1） 第1步是HDL综合器对Verilog或VHDL进行处理分析，并将 其转换成电路结构或模块。 2）第2步是对应实际实现目标器件的结构进行优化，并使之 满足各种约束条件，优化关键路径等。
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二、EDA设计流程图
文本编辑器 图形编辑器 VHDL 源程序 生成 VHDL 源程序
VHDL 综合器 行为仿真 VHDL 仿真器 功能仿真 时序仿真 FPGA/CPLD 布线/适配器 自动优化、布局、布线/适配 逻辑综合、优化
网表文件 (EDIF,XNF,VHDL…)
熔丝图、 SRAM 文件、 VHDL/Verilog网表
系统规格设计
系统级描述 RTL级描述 逻辑综合优化 门级网表 输出门级网表 布局/布线 布局后模拟/验证 FPGA/ASIC实现 门级仿真
系统级仿真
RTL级仿真 前端设计
后端设计
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2.3
常用EDA工具
用EDA技术设计电路可以分为若干个的技术环节，每一 个环节中必须有对应的软件包或专用的EDA工具独立处理。
2、Verilog仿真器
3、混合VHDL仿真器 4、其他HDL仿真器
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2.3.4
适配器（布局布线器）
完成目标系统在器件上的布局布线，通常由厂商提供的 专门针对器件的软件来完成。 适配器最后输出的是厂商自定义的下载文件，包括： 时序仿真文件 适配技术报告文件 面向第三方EDA工具的输出文件 编程下载文件
设计周期短，设计投入少。
不涉及物理实现，为后续设计留有空间，增大了IP的
灵活性和适应性。
需要设计人员深入理解HDL代码，并将其转换成掩膜布
局以产生合理的物理层设计结果。
在一定程度上使后续工序无法适应整体设计，需要一
定程度的软IP修正，在性能上不可能获得全面的优化。
20
固IP
完成了综合的功能块。
延时特性。
5
3）时序仿真：
接近真实器件运行特性的仿真，仿真文件中已包含了
器件硬件特性参数，仿真精度高。
5、编程下载
将适配后的下载文件，通过通信电缆或专用编程器写至
相应目标器件的过程。
6、硬件测试
将含有载入了设计的FPGA或CPLD的硬件系统进行统一测 试，以便最终验证设计项目在目标系统上的实际工作情况。
有较大的设计深度，以网表文件的形式提交
客户使用。
使用与固 IP同一个 IC生产线的单元库，IP应
用成功的机率会更高。
21
硬IP
提供设计的最终阶段产品：掩膜。 设计深度高，灵活性小。 基于移植的设计复用方法使用硬IP。 芯片的复用是经过验证了的IP现有工作布局，是一
种最省时最省力的复用方法。
为达到性能要求，往往对综合加以约束。
3、适配
将网表文件转换为适应于特定目标器件的可下载的最终 文件。 适配对象直接与器件的结构细节相对应。
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4、行为仿真、功能仿真、时序仿真
仿真就是让计算机根据一定的算法和一定的仿真库对
EDA设计进行模拟，以验证设计，排除错误。 1）行为仿真： 此时的仿真只是根据VHDL的语义进行的，与具体电路 没有关系。 2）功能仿真： 直接对VHDL、原理图描述或其他描述形式的逻辑功能 进行测试模拟，以了解其实现的功能是否满足原设计的要 求的过程，仿真过程不涉及任何具体器件的硬件特性，如