【CN209785881U】一种半导体封装检测设备【专利】
(19)中华人民共和国国家知识产权局
(12)实用新型专利
(10)授权公告号 (45)授权公告日 (21)申请号 201920249247.5
(22)申请日 2019.02.27
(73)专利权人 南通捷晶半导体技术有限公司
地址 226000 江苏省南通市通州区兴东街
道紫星村洋兴公路881号
(72)发明人 翁晓升
(74)专利代理机构 北京联瑞联丰知识产权代理
事务所(普通合伙) 11411
代理人 黄冠华
(51)Int.Cl.
H01L 21/66(2006.01)
(54)实用新型名称
一种半导体封装检测设备
(57)摘要
本实用新型公开了一种半导体封装检测设
备，包括检测台、半齿轮、手动伸缩杆和检测头，
所述检测台的上方安装有安装板，且安装板的下
侧设置有齿块，所述齿块的前后两侧均设置有第
一滑块，且第一滑块的外侧设置有第一滑槽，所
述半齿轮位于安装板的下方，且半齿轮的前侧安
装有伺服电机，所述手动伸缩杆安装在安装板的
上方，且手动伸缩杆的上方连接有放置板，所述
放置板的前后两侧均开设有第二滑槽。该半导体
封装检测设备设置有放置板、安装板、齿块和半
齿轮，半齿轮与齿块的相互啮合带动安装板间歇
性运动，使得安装板带动放置板间歇性运动，从
而延长放置板上的封装半导体的检测时间，便于
检测头对封装半导体进行充分检测。权利要求书1页 说明书3页 附图3页CN 209785881 U 2019.12.13
C N 209785881
U
权 利 要 求 书1/1页CN 209785881 U
1.一种半导体封装检测设备，包括检测台(1)、半齿轮(6)、手动伸缩杆(8)和检测头(15)，其特征在于：所述检测台(1)的上方安装有安装板(2)，且安装板(2)的下侧设置有齿块(3)，所述齿块(3)的前后两侧均设置有第一滑块(4)，且第一滑块(4)的外侧设置有第一滑槽(5)，所述半齿轮(6)位于安装板(2)的下方，且半齿轮(6)的前侧安装有伺服电机(7)，所述手动伸缩杆(8)安装在安装板(2)的上方，且手动伸缩杆(8)的上方连接有放置板(9)，所述放置板(9)的前后两侧均开设有第二滑槽(10)，且第二滑槽(10)的内部开设有定位孔
(12)，所述安装板(2)的前后两侧均安装有转杆(14)，且转杆(14)的外侧焊接有连接杆
(13)，所述连接杆(13)的上端连接有第二滑块(11)，所述转杆(14)的前侧设置有转盘(16)，所述放置板(9)内部的前后两侧均设置有固定板(18)，且固定板(18)的外侧连接有移动杆(17)，所述移动杆(17)的外侧连接有弹簧(19)，所述检测头(15)安装在检测台(1)的后上方。
2.根据权利要求1所述的一种半导体封装检测设备，其特征在于：所述安装板(2)的下侧等间距的分布有齿块(3)，且安装板(2)通过第一滑块(4)和第一滑槽(5)与检测台(1)滑动连接。
3.根据权利要求1所述的一种半导体封装检测设备，其特征在于：所述第一滑块(4)和第一滑槽(5)关于安装板(2)的中心线对称设置，且第一滑块(4)的侧剖面为“T”形结构。
4.根据权利要求1所述的一种半导体封装检测设备，其特征在于：所述放置板(9)的侧剖面为“U”形结构，且放置板(9)的最高点低于检测头(15)的最低点。
5.根据权利要求1所述的一种半导体封装检测设备，其特征在于：所述连接杆(13)的下端通过转杆(14)与安装板(2)构成转动机构，且连接杆(13)的上端与第二滑块(11)为铰接连接。
6.根据权利要求1所述的一种半导体封装检测设备，其特征在于：所述移动杆(17)设置有2组，且相邻2个移动杆(17)通过弹簧(19)构成弹性结构，并且移动杆(17)与放置板(9)和固定板(18)均为铰接连接。
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晶圆封装测试工序和半导体制造工艺流程
A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装（Packaging） IC构装依使用材料可分为陶瓷（ceramic）及塑胶（plastic）两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割（die saw）、黏晶（die mount / die bond）、焊线（wire bond）、封胶（mold）、剪切/成形（trim / form）、印字（mark）、电镀（plating）及检验（inspection）等。 (1) 晶片切割（die saw） 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒（die）切割分离。举例来说：以0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶（die mount / die bond） 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶（epoxy）粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣（magazine）内，以送至下一制程进行焊线。 (3) 焊线（wire bond） IC构装制程（Packaging）则是利用塑胶或陶瓷包装晶粒与配线以成集成电路（Integrated Circuit；简称IC），此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架（Pin），称之为打线，作为与外界电路板连接之用。
先进微电子封装工艺技术
先进微电子封装工艺技术培训 培训目的： 1、详细分析集成电路封装产业发展趋势； 2、整合工程师把握最先进的IC封装工艺技术； 3、详细讲述微电子封装工艺流程及先进封装形式； 4、讲述微电子封装可靠性测试技术； 5、微电子封装与制造企业以及设计公司的关系； 6、实际案例分析。 参加对象： 1、大中专院校微电子专业教师、研究生；； 2、集成电路制造企业工程师，整机制造企业工程师； 3、微电子封装测试、失效分析、质量控制、相关软件研发、市场销售人员； 4、微电子封装工艺设计、制程和研发人员； 5、微电子封装材料和设备销售工程师及其应用的所有人员； 6、微电子封装科研机构和电子信息园区等从业人员 【主办单位】中国电子标准协会培训中心 【协办单位】深圳市威硕企业管理咨询有限公司 课程提纲（内容）： Flip Chip Technology and Low Cost Bumping Method l What is Flip Chip l Why Use Flip Chip
l Flip Chip Trend l Flip Chip Boding Technology l Why Underfill l No Flow Underfill l Other Key Issues Wafer Level Packaging l What is IC packaging? l Trend of IC packaging l Definition and Classification of CSP l What is wafer level packaging? l Overview Technology Options —Wafer level High Density Interconnections —Wafer level Integration —Wafer Level towards 3D l WLP toward 3D l Wafer level Challenges l Conclusion 讲师简介： 罗乐（Le Luo）教授 罗教授1982年于南京大学获物理学学士学位，1988年于中科院上海微系统与信息技术研究所获工学博士学位。1990年在超导研究中取得重大突破被破格晋升为副研究员，1991—199
晶圆封装测试工序和半导体制造工艺流程0001
盛年不重来，一日难再晨。及时宜自勉，岁月不待人 盛年不重来，一日难再晨。及时宜自勉，岁月不待人 A.晶圆封装测试工序 一、IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electro n Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dime nsioi n Measureme nt) 对蚀刻后的图案作精确的尺寸检测。 二、IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic )及塑胶(plastic )两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割( die saw)、黏晶(die mount / die bond)、焊线(wire bon d)、圭寸胶(mold )、剪切/ 成形(trim / form )、印字(mark )、电镀(plating )及检验(inspection )等。 (1) 晶片切割(die saw ) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die )切割分离。举例来说：以 0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之 晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mou nt / die bo nd ) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线 架则经由传输设备送至弹匣( magazi ne )内，以送至下一制程进行焊线。 ⑶焊线(wire bond ) IC构装制程(Packaging )则是利用塑胶或陶瓷包装晶粒与配线以成集成电路( Integrated Circuit ;简称IC)，此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械
电子封装技术发展现状及趋势
电子封装技术发展现状及趋势 摘要 电子封装技术是系统封装技术的重要容，是系统封装技术的重要技术基础。它要求在最小影响电子芯片电气性能的同时对这些芯片提供保护、供电、冷却、并提供外部世界的电气与机械联系等。本文将从发展现状和未来发展趋势两个方面对当前电子封装技术加以阐述，使大家对封装技术的重要性及其意义有大致的了解。 引言 集成电路芯片一旦设计出来就包含了设计者所设计的一切功能，而不合适的封装会使其性能下降，除此之外，经过良好封装的集成电路芯片有许多好处，比如可对集成电路芯片加以保护、容易进行性能测试、容易传输、容易检修等。因此对各类集成电路芯片来说封装是必不可少的。现今集成电路晶圆的特征线宽进入微纳电子时代，芯片特征尺寸不断缩小，必然会促使集成电路的功能向着更高更强的方向发展，这就使得电子封装的设计和制造技术不断向前发展。近年来，封装技术已成为半导体行业关注的焦点之一，各种封装方法层出不穷，实现了更高层次的封装集成。本文正是要从封装角度来介绍当前电子技术发展现状及趋势。
正文 近年来，我国的封装产业在不断地发展。一方面，境外半导体制造商以及封装代工业纷纷将其封装产能转移至中国，拉动了封装产业规模的迅速扩大；另一方面，国芯片制造规模的不断扩大，也极推动封装产业的高速成长。但虽然如此，IC的产业规模与市场规模之比始终未超过20%，依旧是主要依靠进口来满足国需求。因此，只有掌握先进的技术，不断扩大产业规模，将国IC产业国际化、品牌化，才能使我国的IC产业逐渐走到世界前列。 新型封装材料与技术推动封装发展，其重点直接放在削减生产供应链的成本方面，创新性封装设计和制作技术的研发倍受关注，WLP 设计与TSV技术以及多芯片和芯片堆叠领域的新技术、关键技术产业化开发呈井喷式增长态势，推动高密度封测产业以前所未有的速度向着更长远的目标发展。 大体上说，电子封装表现出以下几种发展趋势：（1）电子封装将由有封装向少封装和无封装方向发展；（2）芯片直接贴装（DAC）技术，特别是其中的倒装焊（FCB）技术将成为电子封装的主流形式；（3）三维（3D）封装技术将成为实现电子整机系统功能的有效途径；（4）无源元件将逐步走向集成化；（5）系统级封装（SOP或SIP）将成为新世纪重点发展的微电子封装技术。一种典型的SOP——单级集成模块（SLIM）正被大力研发；（6）圆片级封装（WLP）技术将高速发展；（7）微电子机械系统（MEMS）和微光机电系统（MOEMS）正方兴未艾，它们都是微电子技术的拓展与延伸，是集成电子技术与
晶圆封装测试工序和半导体制造工艺流程
A.晶圆封装测试工序 一、IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、IC封装 1. 构装（Packaging） IC构装依使用材料可分为陶瓷（ceramic）及塑胶（plastic）两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割（die saw）、黏晶（die mount / die bond）、焊线（wire bond）、封胶（mold）、剪切/成形（trim / form）、印字（mark）、电镀（plating）及检验（inspection）等。 (1) 晶片切割（die saw） 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒（die）切割分离。举例来说：以
0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶（die mount / die bond） 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶（epoxy）粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣（magazine）内，以送至下一制程进行焊线。 (3) 焊线（wire bond） IC构装制程（Packaging）则是利用塑胶或陶瓷包装晶粒与配线以成集成电路（Integrated Circuit；简称IC），此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架（Pin），称之为打线，作为与外界电路板连接之用。 (4) 封胶（mold） 封胶之主要目的为防止湿气由外部侵入、以机械方式支持导线、內部产生热量之去除及提供能够手持之形体。其过程为将导线架置于框架上并预热，再将框架置于压模机上的构装模上，再以树脂充填并待硬化。 (5) 剪切/成形（trim / form） 剪切之目的为将导线架上构装完成之晶粒独立分开，并把不需要的连接用材料及部份凸出之树脂切除（dejunk）。成形之目的则是将外引脚压成各种预先设计好之形状，以便于装置于
先进封装技术WLCSP和SiP的发展现状和趋势
先进封装技术WLCSP和SiP的发展现状和趋势 关于先进封装工艺的话题从未间断，随着移动电子产品趋向轻巧、多功能、低功耗发展，高阶封装技术也开始朝着两大板块演进，一个是以晶圆级芯片封装WLCSP （Fan-In WLP、Fan-out WLP等）为首，功能指向在更小的封装面积下容纳更多的引脚数；另一板块是系统级芯片封装（SiP），功能指向封装整合多种功能芯片于一体，压缩模块体积，提升芯片系统整体功能性和灵活性。 图1：主要封装形式演进 Source：拓璞产业研究所整理，2016.9 WLCSP：晶圆级芯片封装（Wafer Level Chip Scale Package）也叫WLP。与传统封装工艺相反，WLP是先封装完后再切割，因此切完后芯片的尺寸几乎等于原来晶粒的大小，相比传统封装工艺，单颗芯片封装尺寸得到了有效控制。 如何在更小的尺寸芯片上容纳更多的引脚数目？WLP技术利用重分布层（RDL）可以直接将芯片与PCB做连接，这样就省去了传统封装DA（Die attach）段的工艺，不仅省去了DA工艺的成本，还降低了整颗封装颗粒的尺寸与厚度，同时也绕过DA工艺对良率造成的诸多影响。 起初，Fan-In WLP单位面积的引脚数相对于传统封装（如FC BGA）有所提升，但植球作业也仅限于芯片尺寸范围内，当芯片面积缩小的同时，芯片可容纳的引脚数反而减少，在这个问题的节点上，Fan-out WLP诞生，实现在芯片范围外充分利用RDL做连接，以此获取更多的引脚数。 图2：从传统封装至倒装封装及晶圆级封装结构变化示意图 Source：拓璞产业研究所整理，2016.9 SiP：将不同功能的裸芯片通过整合封装的方式，形成一个集多种功能于一体的芯片组，有效地突破了SoC（从设计端着手，将不同功能的解决方案集成与一颗裸芯片中）在整合
晶圆封装测试工序和半导体制造工艺流程
晶圆封装测试工序和半导体制造工艺流程 A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic)及塑胶(plastic)两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割(die saw)、黏晶(die mount / die bond)、焊线(wire bond)、封胶(mold)、剪切/成形(trim / form)、印字(mark)、电镀(plating)及检验(inspection)等。 (1) 晶片切割(die saw) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die)切割分离。 举例来说:以0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M 微量。
欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mount / die bond) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣(magazine)内，以送至下一制程进行焊线。 (3) 焊线(wire bond) IC构装制程(Packaging)则是利用塑胶或陶瓷包装晶粒与配线以成集成电路(Integrated Circuit;简称IC)，此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架(Pin)，称之为打线，作为与外界电路板连接之用。 (4) 封胶(mold) 封胶之主要目的为防止湿气由外部侵入、以机械方式支持导线、內部产生热量之去除及提供能够手持之形体。其过程为将导线架置于框架上并预热，再将框架置于压模机上的构装模上，再以树脂充填并待硬化。 (5) 剪切/成形(trim / form) 剪切之目的为将导线架上构装完成之晶粒独立分开，并把不需要的连接用材料及部份凸出之树脂切除(dejunk)。成形之目的则是将外引脚压成各种预先设计好之形状，以便于装置于电路板上使用。剪切与成形主要由一部冲压机配上多套不同制程之模具，加上进料及出料机构所組成。 (6) 印字(mark)及电镀(plating) 印字乃将字体印于构装完的胶体之上，其目的在于注明商品之规格及制造者等资讯。
半导体激光器封装技术及封装形式
半导体激光器封装技术及封装形式 半导体激光器的概念半导体激光器是用半导体材料作为工作物质的激光器，由于物质结构上的差异，不同种类产生激光的具体过程比较特殊。常用工作物质有砷化镓（GaAs）、硫化镉（CdS）、磷化铟（InP）、硫化锌（ZnS）等。激励方式有电注入、电子束激励和光泵浦三种形式。半导体激光器件，可分为同质结、单异质结、双异质结等几种。同质结激光器和单异质结激光器在室温时多为脉冲器件，而双异质结激光器室温时可实现连续工作。 半导体激光器的工作原理半导体激光器是依靠注入载流子工作的，发射激光必须具备三个基本条件： （1）要产生足够的粒子数反转分布，即高能态粒子数足够的大于处于低能态的粒子数；（2）有一个合适的谐振腔能够起到反馈作用，使受激辐射光子增生，从而产生激光震荡；（3）要满足一定的阀值条件，以使光子增益等于或大于光子的损耗。 半导体激光器工作原理是激励方式，利用半导体物质（即利用电子）在能带间跃迁发光，用半导体晶体的解理面形成两个平行反射镜面作为反射镜，组成谐振腔，使光振荡、反馈，产生光的辐射放大，输出激光。 半导体激光器优点：体积小、重量轻、运转可靠、耗电少、效率高等。 半导体激光器的封装技术一般情况下，半导体激光器的发光波长随温度变化为0.2-0.3nm/℃，光谱宽度随之增加，影响颜色鲜艳度。另外，当正向电流流经pn结，发热性损耗使结区产生温升，在室温附近，温度每升高1℃，半导体激光器的发光强度会相应地减少1%左右，封装散热；时保持色纯度与发光强度非常重要，以往多采用减少其驱动电流的办法，降低结温，多数半导体激光器的驱动电流限制在20mA左右。 但是，半导体激光器的光输出会随电流的增大而增加，很多功率型半导体激光器的驱动电流可以达到70mA、100mA甚至1A级，需要改进封装结构，全新的半导体激光器封装设计理念和低热阻封装结构及技术，改善热特性。例如，采用大面积芯片倒装结构，选用导
半导体封装方式
半导体封装简介: 半导体生产流程由晶圆制造、晶圆测试、芯片封装和封装后测试组成。塑封之后，还要进行一系列操作，如后固化（Post Mold Cure）、切筋和成型 （Trim&Form）、电镀（Plating）以及打印等工艺。典型的封装工艺流程为： 划片装片键合塑封去飞边电镀打印切筋和成型外观检查成品测试包装出货。 一、DIP双列直插式封装 1. 适合在PCB(印刷电路板)上穿孔焊接，操作方便。 2. 芯片面积与封装面积之间的比值较大，故体积也较大。 二、QFP塑料方型扁平式封装和PFP塑料扁平组件式封装 QFP封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集 成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式 封装的芯片必须采用SMD（表面安装设备技术）将芯片与主板焊接起来。 采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好 的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊 接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。 PFP（Plastic Flat Package）方式封装的芯片与QFP方式基本相同。唯一的 区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。 QFP/PFP封装具有以下特点： 1.适用于SMD表面安装技术在PCB电路板上安装布线。 2.适合高频使用。 3.操作方便，可靠性高。 4.芯片面积与封装面积之间的比值较小。 三、PGA插针网格阵列封装 一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和 拆卸上的要求。ZIF(Zero Insertion Force Socket)是指零插拔力的插座。 1. 插拔操作更方便，可靠性高。 2. 可适应更高的频率。
先进封装技术发展趋势
先进封装技术发展趋势 2009-09-27 | 编辑： | 【大中小】【打印】【关闭】 作者：Mahadevan Iyer, Texas Instruments, Dallas 随着电子产品在个人、医疗、家庭、汽车、环境和安防系统等领域得到应用，同时在日常生活中更加普及，对新型封装技术和封装材料的需求变得愈加迫切。 电子产品继续在个人、医疗、家庭、汽车、环境和安防系统等领域得到新的应用。为获得推动产业向前发展的创新型封装解决方案（图1），在封装协同设计、低成本材料和高可靠性互连技术方面的进步至关重要。 图1. 封装技术的发展趋势也折射出应用和终端设备的变化。 在众多必需解决的封装挑战中，需要强大的协同设计工具的持续进步，这样可以缩短开发周期并增强性能和可靠性。节距的不断缩短，在单芯片和多芯片组件中三维封装互连的使用，以及将集成电路与传感器、能量收集和生物医学器件集成的需求，要求封装材料具有低成本并
易于加工。为支持晶圆级凸点加工，并可使用节距低于60μm凸点的低成本晶圆级芯片尺寸封装（WCSP），还需要突破一些技术挑战。最后，面对汽车、便携式手持设备、消费和医疗电子等领域中快速发展的MEMS器件带来的特殊封装挑战，我们也要有所准备。 封装设计和建模 建模设计工具已经在电子系统开发中得到长期的使用，这包括用于预测基本性能，以保证性能的电学和热学模型。借助热机械建模，可以验证是否满足制造可行性和可靠性的要求。分析的目标是获得第一次试制时就达到预期性能的设计。随着电子系统复杂性的增加以及设计周期的缩短，更多的注意力聚焦于如何将建模分析转换到设计工程开始时使用的协同设计工具之中，优化芯片的版图和架构并进行必要的拆分，以最低成本的付出获得最高的性能。 为实现全面的协同设计，需要突破现今商业化建模工具中存在的一些限制。目前的工具从CAD数据库获得输入，通常需要进行繁杂的操作来构建用于物理特性计算的网格。不同的工具使用不同IP的特定方法来划分网格，因而对于每种工具需要独立进行网格的重新划分。重复的网格划分会浪费宝贵的设计时间，也会增加建模成本。网格重新划分也限制了在这三种约束下进行多个参数折中分析的可行性。
电子行业先进封装深度报告
电子行业先进封装深度报告 一、未来先进封装是驱动摩尔定律的核心驱动力 1、半导体产业链和摩尔定律 （1）半导体产业链自上而下分为芯片设计、晶圆代工、封装和测试四个环节。 设计公司研发人员首先完成芯片的寄存器级的逻辑设计和晶体管级的物理设计，验证通过的电路版图交付给代工厂； 晶圆代工厂专门从事半导体晶圆制造生产，接受IC 设计公司委托制造，自身不从事设计，其产品是包含成百上千颗晶粒（每颗晶粒就是一片IC）的晶圆； 封装厂通过多道封装工序引出晶粒I/O 焊盘上的电子信号并制作引脚/焊球，实现芯片与外界的电气互连； 测试环节是IC制造的最后一步，作用是验证IC 是否能按设计功能正常工作。 图：半导体产业链
（2）半导体行业摩尔定律指出，单位面积芯片上集成的晶体管数每隔18 个月增加一倍（芯片面积减小50%），其背后驱动力是行业对高性能、低功耗芯片的不断追求，并导致芯片不断小型化，同时从降低芯片流片成本、节约电路板空间考虑也要求芯片面积缩减。 纳米级工艺制程降低可降低集成电路的工作电压和CMOS 晶体管驱动电流，从而减少功耗，同时小尺寸的器件减小了晶体管和互连线寄生电容，提高了芯片的工作频率和性能。 图：半导体工艺与I/O 密度趋势图
2、从PC →NB →手机/平板→可穿戴设备，半导体产业小型化需求不减 （1）PC、笔记本电脑、手机/平板等传统消费电子产品的工业设计美观性、便携性、功能性以及电池续航时间的消费需求驱动半导体元器件产业不断朝小型化、低功耗方向发展。 （2）未来电子行业的发展方向是可穿戴设备和MEMS（微机电系统），可穿戴设备/MEMS自身产品特性和应用场合（可穿戴设备要求轻薄化和智能化，MEMS工作在微小空间）对半导体元器件小型化的要求进一步加大。 苹果iWatch 包含无线/蓝牙、生物感测、电源管理和微控制器等模块，屏幕表面弯曲且尺寸不超过1.5英寸，电路板芯片布局布线难度增加，同时还需要考虑和iPhone相同的电池使用时间问题，小型低功耗芯片是最好的解决方案； MEMS是集微型传感器和执行器于一体的微型机电系统，广泛应用于消费电子、生物医疗、汽车电子和军工领域，如iPhone/iPad中使用的加速度传感器和陀螺仪，进行精细外科手术必备的微型机器人和汽车发动和刹车系统中使用的压力传感器。 3、晶圆制程接近极限已难驱动摩尔定律
半导体激光器工艺知识详解
半导体激光器工艺知识详解 半导体激光器是指以半导体材料为工作物质的激光器，又称半导体激光二极管（LD），是20世纪60年代发展起来的一种激光器。半导体激光器的工作物质有几十种，例如砷化镓（GaAs）、硫化镉（CdS）等，激励方式主要有电注入式、光泵式和高能电子束激励式三种。半导体激光器从最初的低温（77K）下运转发展到室温下连续工作；从同质结发展成单异质结、双异质结、量子阱（单、多量子阱）等多种形式。半导体激光器因其波长的扩展、高功率激光阵列的出现以及可兼容的光纤导光和激光能量参数微机控制的出现而迅速发展。 半导体激光器的体积小、重量轻、成本低、波长可选择，其应用遍布临床、加工制造、军事，其中尤以大功率半导体激光器方面取得的进展最为突出。 半导体激光器的工作原理激光产生原理 半导体激光器是一种相干辐射光源，要使它能产生激光，必须具备三个基本条件： （1）增益条件：建立起激射媒质（有源区）内载流子的反转分布，在半导体中代表电子能量的是由一系列接近于连续的能级所组成的能带，因此在半导体中要实现粒子数反转，必须在两个能带区域之间，处在高能态导带底的电子数比处在低能态价带顶的空穴数大很多，这靠给同质结或异质结加正向偏压，向有源层内注人必要的载流子来实现。将电子从能量较低的价带激发到能量较高的导带中去。当处于粒子数反转状态的大量电子与空穴复合时，便产生受激发射作用。 （2）要实际获得相干受激辐射，必须使受激辐射在光学谐振腔内得到多次反馈而形成激光振荡，激光器的谐振腔是由半导体晶体的自然解理面作为反射镜形成的，通常在不出光的那一端镀上高反多层介质膜，而出光面镀上减反膜。对F—p腔（法布里一珀罗腔）半导体激光器可以很方便地利用晶体的与P—n结平面相垂直的自然解理面一面构成F—P 腔。 （3）为了形成稳定振荡，激光媒质必须能提供足够大的增益，以弥补谐振腔引起的光损耗及从腔面的激光输出等引起的损耗，不断增加腔内的光场。这就必须要有足够强的电流
IC半导体封装测试流程
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IC半导体封装测试流程 第1章前言 1.1 半导体芯片封装的目的 半导体芯片封装主要基于以下四个目的[10, 13]： ●防护 ●支撑 ●连接 ●可靠性 图1-1 TSOP封装的剖面结构图 Figure 1-1 TSOP Package Cross-section 第一，保护：半导体芯片的生产车间都有非常严格的生产条件控制，恒定的温度（230±3℃）、恒定的湿度（50±10%）、严格的空气尘埃颗粒度控制（一般介于1K到10K）及严格的静电保护措施，裸露的装芯片只有在这种严格的环境控制下才不会失效。但是，我们所生活的周围环境完全不可能具备这种条件，低温可能会有-40℃、高温可能会有60℃、湿度可能达到100%，如果是汽车产品，其工作温度可能高达120℃以上，为了要保护芯片，所以我们需要封装。 第二，支撑：支撑有两个作用，一是支撑芯片，将芯片固定好便于电路的连接，二是封装完成以后，形成一定的外形以支撑整个器件、使得整个器件不易损坏。 第三，连接：连接的作用是将芯片的电极和外界的电路连通。
引脚用于和外界电路连通，金线则将引脚和芯片的电路连接起来。载片台用于承载芯片，环氧树脂粘合剂用于将芯片粘贴在载片台上，引脚用于支撑整个器件，而塑封体则起到固定及保护作用。 第四，可靠性：任何封装都需要形成一定的可靠性，这是整个封装工艺中最重要的衡量指标。原始的芯片离开特定的生存环境后就会损毁，需要封装。芯片的工作寿命，主要决于对封装材料和封装工艺的选择。 1.2 半导体芯片封装技术的发展趋势 ● 封装尺寸变得越来越小、越来越薄 ● 引脚数变得越来越多 ● 芯片制造与封装工艺逐渐溶合 ● 焊盘大小、节距变得越来越小 ● 成本越来越低 ● 绿色、环保 以下半导体封装技术的发展趋势图[2,3,4,11,12,13]： 图1-2 半导体封装技术发展趋势 Figure 1-2 Assembly Technology Development Trend 小型化
TO封装半导体激光器的结构设计
TO封装半导体激光器结构设计 摘要 TO封装技术,其实就是指Transistor Outline 或者Through-hole封装技术,也就是全封闭式封装技术。是现在在应用中上比较常用的微电子器件的封装方式。TO封装的相对于其他的封装技术,他的长处在于在于寄生参数比较小,而且成本很低,工艺也相对来说简单,使用起来更加的灵活方便,所以这种封装器经常用于低频率以下LD,还有LED以及光接收器件和组件的封装。而且其内部容量很小,只有四根引线,是不能安装半导体致冷器的。这些年来,随着激光器阈值的降低,对于许多的类似迎用,例如短距离通信以及背板之间的连接,以致冷TO封装激光器获得了及其全面的应用。在封装成本上拥有着极大优势的由于TO封装,以及人们对封装技术的大量研究,TO封装激光器的速率已经高达10Gb/s,近年来高速TO形式封装激光器越来越受到人们的青睐。 在TO 封装半导体激光器中，采用高热导率过渡热沉与热沉组合的结构，可有效增强 TO 封装半导体激光器的散热特性，尤其是采用双热沉结构，更可将激光器芯片工作产生的热量通过N 边和P 边同时导向基座，进而更为有效地增强TO 封装的半导体激光器的散热能力，大幅度地去降低激光器有源区的节温，尽量减小激光器的热阻，从而延长半导体激光器的使用寿命。 关键词：TO封装，半导体激光器，光电子器件 The Structure Design of TO Packaging the Semiconductor Laser ABSTRACT TO packaging technology, is refers TO the Transistor Outline or Through - hole encapsulation technology, which is fully enclosed packaging technology. Is now in the application of microelectronic devices that are widely used in the packaging. TO encapsulate the relative TO other packaging technology, his
先进芯片封装技术
先进芯片封装技术 鲜飞 (烽火通信科技股份有限公司，湖北武汉430074) 摘要:微电子技术的飞速发展也同时推动了新型芯片封装技术的研究和 开发。本文主要介绍了几种新型芯片封装技术的特点，并对未来的发展趋势及方向进行了初步分析。 关键词：芯片；封装；BGA；CSP；COB；Flip Chip；MCM 中图分类号：TN305．94 文献标识码：A 1细间距领域当前的技术水平 为了满足高密度组装的需求，80年代中后期以来，IC封装就向着高度集成化、高性能化、多引线和细间距化方向发展，导致多引线窄间距QFP 的发展，0．5mm的间距通常被认为是"引脚式"IC的最高水平。引脚间距0．5mm、尺寸为31mm×31mm的QFP208已成为众所周知的元件封装形式。间距相同，尺寸为42mm×42mm的高引脚数的QFP304虽也有相当的知名度，但前景不容乐观。引脚共面性，加上温度下降到低于焊料凝固点时PCB的翘曲，都会造成断连故障率的上升。封装尺寸越大，对SMD贴片机的旋转精度的要求也越高。目前QFP的引脚间距已发展到了0．3mm，由于引脚间距不断缩小，I／O数不断增加，封装体积也不断加大，给电路组装生产带来了许多困难，导致成品率下降和组装成本的提高。另一方面，由于受器件引脚框架加工精度等制造技术的限制，0．3mm已是QFP引脚间距的极限，这都限制了组装密度的提高。为了解决QFP所面临的困难，各种新型封装纷纷出现。 2新型芯片封装技术介绍 2．1BGA技术
毫无疑问，在SMT的发展历史上，还没有任何新的封装形式能象BGA 这样引人注目的。它的研究始于60年代，而它的实用化是在1989年以后。自从Motorola和Citizen Watch公司开发了塑料封装后，才促进了BGA的发展和应用，并于1991年开发了塑料BGA(PBGA)，用于无线电收发报机、微机、ROM和SRAM中，1993年PBGA投放市场，开始进入实用阶段，1995年开始广泛采用。现在不仅在美国，而且在欧洲、日本和亚洲等地区和国家出现了许多PBGA的封装组装厂，批量生产PBGA，主要在便携通信产品、远程通信设备、计算机系统和工作站中广泛采用。 2．1．1 BGA的主要优点 ①I／O引脚以锡球状按阵列形式分布在封装下面。引脚数与整体尺寸的比例得以优化，间距也比QFP的大，这样，尺寸为31mm×31mm的BGA，焊点间距为1．5mm时有400只引脚，焊点间距为lmm时有900只引脚。而同样31mm×31mm、间距为0．5mm的QFP208仅有208只引脚。 ②不必处理金丝细间距引脚。任何弯曲(歪斜)的引脚都不再存在。这基本上解决了共面性的问题，不过，在某些情况下，由于塑料BGA发生下翘(因冷却后模块的收缩所致)，此问题尚未根除。 ③BGA的坚固性可大大降低焊接故障率。根据制造商的不同，BGA的焊接故障率最多可以比QFP低10倍。 ④很强的自调节效应。因焊料的表面张力获得很强的自调节效应。自调节效应及较大的球脚和PCB焊盘，降低了精度要求。 ⑤因为减少了分布电感和电容，故获得更好的高频高速电气性能。2．1．2 BGA也存在缺点
【免费下载】 先进封装技术发展趋势
先进封装技术发展趋势 2010-3-6 11:23:09 作者：Mahadevan Iyer, Texas Instruments, Dallas 来源: 半导体国际 电子产品继续在个人、医疗、家庭、汽车、环境和安防系统等领域得到新的应用。为获得推动产业向前发展的创新型封装解决方案（图1），在封装协同设计、低成本材料和高可靠性互连技术方面的进步至关重要。 图1. 封装技术的发展趋势也折射出应用和终端设备的变化。 在众多必需解决的封装挑战中，需要强大的协同设计工具的持续进步，这样可以缩短开发周期并增强性能和可靠性。节距的不断缩短，在单芯片和多芯片组件中三维封装互连的使用，以及将集成电路与传感器、能量收集和生物医学器件集成的需求，要求封装材料具有低成本并易于加工。为支持晶圆级凸点加工，并可使用节距低于60糾凸点的低成本晶圆级芯片尺寸封装（WLCSP），还需要突破一些技术挑战。最后，面对汽车、便携式手持设备、消费和医疗电子等领域中快速发展的MEMS器件带来的特殊封装挑战，我们也要有所准备。 封装设计和建模 建模设计工具已经在电子系统开发中得到长期的使用，这包括用于预测基本性能，以保证性能的电学和热学模型。借助热机械建模，可以验证是否满足制造可行性和可靠性的要求。分析的目标是获得第一次试制时就达到预期性能的设计。随着电子系统复杂性的增加以及设计周期的缩
短，更多的注意力聚焦于如何将建模分析转换到设计工程开始时使用的协同设计工具之中，优化芯片的版图和架构并进行必要的拆分，以最低成本的付出获得最高的性能。 为实现全面的协同设计，需要突破现今商业化建模工具中存在的一些限制。目前的工具从CAD数据库获得输入，通常需要进行繁杂的操作来构建用于物理特性计算的网格。不同的工具使用不同IP的特定方法来划分网格，因而对于每种工具需要独立进行网格的重新划分。重复的网格划分会浪费宝贵的设计时间，也会增加建模成本。网格重新划分也限制了在这三种约束下进行多个参数折中分析的可行性。 图2. 复杂的芯片叠层和互连方案需要谨慎的机械和电学建模。 未来的工具必须通过访问同一个CAD数据库，在所有这三个约束下进行迭代分析，不需要用户干预就可自动进行网格划分，并通过合适参数的成本-功能最小化来优化设计。软件工具提供商要么考虑这些关键需求，要么去冒出局的风险（图2）。 电学建模的目标是精确地分析整个系统，包括从源芯片和封装体通过对应PCB板进入要接 收的芯片内部。不断增加的系统性能和结构复杂性，给电学建模提出了很大挑战。在较高频率下，系统中较多的结构接近相当大比例的波长尺寸，将伴生有电磁干扰（EMI）的耦合风险。所用传 输线或波导器件数目的增加，使得时序分析更加关键，也要求将诸如介质层厚度和连线宽度等制造误差包含进去。对于叠层芯片、叠层封装等三维封装以及穿透硅通孔（TSV）等互连技术，工程师必须考虑与芯片顶部和芯片底部结构的耦合。为应对这些新出现的复杂性，业界需要新型求解算法和问题分割来突破目前在求解速度和问题规模方面的限制。 工程师使用热学建模来优化芯片、封装和系统的功率承载能力，确保在使用过程中芯片不会超过结温限制。热学问题通常是一个系统（甚至包括使用芯片的结构）问题，因为系统和结构是造成一个独立芯片热沉的原因。必须考虑空气流动、系统内部构造、外部环境、临近组件位置以及其他一些因素，以准确预测系统工作温度。三维封装将功率集中于更小体积之内，需要进行充
晶圆封装测试工序和半导体制造工艺流程_百度文库(精)
晶圆封装测试工序和半导体制造工艺流程.txt-两个人同时犯了错，站出来承担的那一方叫宽容，另一方欠下的债，早晚都要还。-不爱就不爱,别他妈的说我们合不来。A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装（Packaging） IC构装依使用材料可分为陶瓷（ceramic）及塑胶（plastic）两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割（die saw）、黏晶（die mount / die bond）、焊线（wire bond）、封胶（mold）、剪切/成形（trim / form）、印字（mark）、电镀（plating）及检验（inspection）等。 (1 晶片切割（die saw） 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒（die）切割分离。举例来说：以0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2 黏晶（die mount / die bond） 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶（epoxy）粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣（magazine）内，以送至下一制程进行焊线。 (3 焊线（wire bond） IC构装制程（Packaging）则是利用塑胶或陶瓷包装晶粒与配线以成集成电路（Integrated Circuit；简称IC），此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架（Pin），称之为打线，作为与外界电路板连接之用。 (4 封胶（mold）
晶圆封装测试工序和半导体制造工艺流程(精)
A.晶圆封装测试工序 一、IC 检测 1.缺陷检查Defect Inspection 2.DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电 路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3.CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、IC 封装 1.构装( Packaging ) IC 构装依使用材料可分为陶瓷( ceramic )及塑胶( plastic )两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割( die saw)、黏晶(die mount / die bond)、焊线(wire bond)、圭寸胶(mold )、剪切/ 成形(trim / form )、印字(mark)、电镀( plating )及检验( inspection )等。 (1)晶片切割( die saw ) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒( die )切割分离。举例来说： 以 0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之 晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2)黏晶( die mount / die bond ) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶 ( epoxy )粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣( magazine )内，以送至下一制程进行焊线。 (3)焊线( wire bond ) IC 构装制程( Packaging )则是利用塑胶或陶瓷包装晶粒与配线以成集成电路( Integrated Circuit ；简称IC )，此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架( Pin )，称之为打线，作为与外界电路板连接之用。