智力竞赛抢答装置的设计
实验十四智力竞赛抢答装置
实验十四智力竞赛抢答装置一、实验目的1、学习数字电路中D触发器、分频电路、多谐振荡器、CP时钟脉冲源等单元电路的综合运用。
2、熟悉智力竞赛抢赛器的工作原理。
3、了解简单数字系统实验、调试及故障排除方法。
二、实验任务设计一智力竞赛抢答装置,要求当主持人宣布“抢答开始”后，首先作出判断的参赛者立即按下开关，信号提示此选择具有抢答资格，同时，其余三个抢答者的信号无效，直到再次清除此次抢答信号为止。
三、实验原理图3.14.1为供四人用的智力竞赛抢答装置线路，用以判断抢答优先权。
抢答器应实现以下功能：清零功能抢答键控制功能；显示功能。
图3.14.1智力竞赛抢答装置原理图1．清零功能：可用触发器异步复位端实现，由主持人控制。
2．抢答键控制功能：可用触发器和门电路实现。
一旦接收了最先按下键的参赛者的信号后不再接收其他信号。
3．显示功能：可用发光二极管显示。
图中F1为四D触发器74LS175，它具有公共置0端和公共CP端,引脚排列见附录；F2为双4输入与非门74LS20；F3是由74LS00组成的多谐振荡器；F4是由74LS74组成的四分频电路，F3、F4组成抢答电路中的CP时钟脉冲源，抢答开始时，由主持人清除信号，按下复位开关S，74LS175的输出Q1～Q4全为0，所有发光二极管LED均熄灭，当主持人宣布“抢答开始”后，首先作出判断的参赛者立即按下开关，对应的发光二极管点亮，同时，通过与非门F2送出信号锁住其余三个抢答者的电路，不再接受其它信号，直到主持人再次清除信号为止。
四、实验设备与器件1、THD-4数字电路实验箱2、GOS-620示波器3、数字频率计4、直流数字电压表5、74LS175、74LS20、74LS74、74LS00五、实验内容与步骤1、测试各触发器及各逻辑门的逻辑功能。
试测方法参照实验二及实验九有关内容，判断器件的好坏。
2、按图3.14.1接线，抢答器五个开关接实验装置上的逻辑开关、发光二极管接逻辑电平显示器。
智力竞赛抢答器的电路设计
智力竞赛抢答器电路设计一、选题背景1.抢答组数为3 组，输入抢答信号的按键需完成无抖动功能；2.能迅速、准确地判处抢答者，同时能排除其它组的干扰信号，闭锁其它各路输入使其它组再按开关时失去作用，并能对抢中者有显示和鸣叫指示3.每组有 1 位十进制计分显示电路，能进行加/减计分；4.当抢答开始后，指示灯应闪亮；当有某组抢答时，指示灯灭，最先抢答一组的灯亮，并发出音响；也可以驱动组别数字显示（用数码管显示）；5.回答问题的时间应可调整，分别为 10s、20；主持人应有复位按钮和开始抢答按钮。
二、方案论证(设计理念)说选用at89c51芯片进行仿真实验，由于题目要求以及芯片的端口较少问题，故选用了一个四位数码管，将显示分数和显示选手号的功能集成于一个四位数码管中，并由复位功能进行两种显示的切换。
将P0口接上数码管，从P2口选择几个作为位选端口，另外的几位作为主持人的按键用来进行加减分以及开始和复位的选择。
并对按键进行了消抖防影措施。
在芯片的对应端口连接上晶振电路，在P3口连接蜂鸣器进行相应的提示。
源程序在keil5环境中生成，仿真在protues8.9环境中生成，将程序写入芯片中得到了运行且功能无错误三、过程论述过程论述大致分为两个部分，为硬件部分和软件部分1.硬件部分P0口接上数码管，采用共阴极四位一体数码管。
由于连接的为P0口所以需要接上上拉电阻，由于单个电阻过于麻烦所以选择使用排阻。
蜂鸣器电路，由于单片机产生的电流过小，无法支持蜂鸣器的正常使用，所以使用三极管进行电流放大来保持蜂鸣器的正常使用。
图中显示的为按键，左侧是选手按键，右侧为主持人按键，分别为开始按钮、加分按钮、减分按钮、复位按钮。
2.软件部分本次实验使用了两个定时器中断，分别为定时器中断0和定时器中断1。
设置的初始抢答倒计时为20s，答题时间为10s，为两个定时器赋上相应的初值可以应对两种时间为零的各种情况由于题目的要求当复位按键或者选手按键按下后需要屏蔽其他选手的按钮影响，设计采用了一种标志位来控制按键扫描函数，当复位按键或者选手抢答按键按下后该标志位置1然后停止对按键函数的扫描以此来屏蔽其他按键的干扰。
智力竞赛抢答控制系统设计实验
智力竞赛抢答控制系统设计实验
内容：设计一个智力竞赛抢答控制装置，要求如下：
（1），赛场设有一个七段码显示器，参加智力竞赛的1、2、3、4四人的桌上各有一只抢答按钮，分别为SB1/SB2/SB3/SB4，用四个指示灯L1/L2/L3/L4显示他们的抢答信号。
（2），当主持人说出问题且按下开始按钮SB0后抢答开始，对应的抢答指示灯L0亮；在10S 内，4个参赛者中只有最早按下抢答按钮的人抢答有效；10S后抢答无效；
（3），抢答有效时，七段码显示器能显示该参赛者的编号（亮，直至复位），对应参赛者桌上的指示灯快速闪3S，音响装置响2S，同时，其他参赛者按键无效；
（4），主持人设有复位按钮，复位按下启动按钮后可重新抢答;
提示：输入信号主要有抢答按钮SB1/SB2/SB3/SB4，开始按钮SB0和复位按钮SB5，输出信号主要有音响，指示灯L0/L1/L2/L3/L4和七段显示码a,b,c,d,e,f,g或BCD码显示。
PLC编程梯形图：。
毕业设计120六人抢答器设计
六人抢答器设计一、题目：六人抢答器的设计二、要求：1.设计一个六人参加的智力抢答计时器。
2. 六组中任一组按下开关后，相应的指示灯亮，并有声响提示。
同时闭锁另外五组的电路输入，使其再按开关失去作用，以排除其它组的干扰。
3. 选手回答问题时，电路能自动为其倒计时，当到达限定时间时，有声响提示。
4. 主持人控制复位按钮。
三、电路原理1. 数字电路总体方框图如图1所示总体方框图。
其工作原理：接通电源后，主持人将开关拨到“清除”状态，抢答器处于禁止状态，当主持人将开关拨到“开始”状态时，宣布开始抢答。
定时器倒计时时，扬声器发声提示。
选手在规定的时间内抢答时，抢答完成。
当一轮抢答完成后，定时器停止工作。
如果再次抢答则要主持人再次操场作清除和开始状态。
2. 单元电路设计：（1）逻辑控制电路：该系统由清零装置和抢答装置两部分组成，分别由开关J和A，B，C，D，E，F 控制。
开关分别由主持人和六组参赛队操作。
在比赛开始前，主持人要将各触发器的状态统一清零，以保证电路正常工作。
此时主持人将开关J按下时，输入低电平，从而使输出端为高电平，而与二极管相接的三极管基极为低电平，三极管不导通，从而六个发光二极管不导通，所有的指示灯灭，从而实现清零。
本系统是利用D 触发器的异步复位端R D非实现清零功能的，其低电平有效。
在正常比赛时R D非和S D非均处于高电平。
对于开关A，B，C，D，E，F 常态时接地，比赛时按下开关，使该端为高电平，从而实现抢答。
（2）抢答器电路：电路图如2所示，设计电路有两个功能。
一是分辨出选手按键先后，最先抢答的指示灯亮，并且扬声器给出声响提示。
二是使其它选手再进行的按键操作无效。
由电路图可以看出，抢答器是由六个D 型触发器和与非门G1组成。
它的工作原理是：当A参赛组首先按下开关时，该端的输入信号为高电平，触发器F A的输入端D接收该信号使输出Q为高电平，相应的Q非为低电平，这个低电平信号同时送到与非门G1的输入端，与非门G1被封锁，使触发器的控制脉冲CP信号由于与非门封锁而被拒之门外，触发器F2，F3，Ｆ4，F5和F6因不具备CP脉冲信号而不接收开关B，C，Ｄ，Ｅ和Ｆ控制端送入的信号。
多路智力竞赛抢答器的设计
多路智力竞赛抢答器的设计多路智力竞赛抢答器是一个用于智力竞赛中的设备，用于记录和管理参赛者的抢答顺序和答题情况。
它可以在比赛中提供公平、公正和高效的抢答环境，确保比赛的公正性和准确性。
下面是一个多路智力竞赛抢答器的设计，包含以下几个方面的内容。
一、硬件设计：1.抢答器主控制模块：用于控制整个抢答器的工作流程，包括参赛者抢答按钮的触发、显示屏的刷新以及结果的显示。
2.抢答按钮模块：每个参赛者都有一个抢答按钮，用于在抢答时触发抢答信号，并将信号传递给主控制模块。
3.显示屏：用于显示当前抢答顺序、参赛者的编号和答题情况等信息。
4.信号接口模块：用于接收和发送抢答信号，确保信号的稳定传输和准确记录。
二、软件设计：1.参赛者管理：可以添加、修改和删除参赛者信息，包括编号、姓名和其他个人信息。
2.抢答顺序生成算法：根据参赛者的编号和抢答时间，生成抢答顺序，确保每个参赛者都有平等的机会。
3.抢答计时器：记录每个参赛者的抢答时间，以毫秒为单位，确保答题时间的准确性。
4.答题结果记录：记录每个参赛者的答题情况，包括答题是否正确、答题时间和得分等信息。
三、工作流程：1.参赛者注册：在比赛开始前，将参赛者的信息录入系统，并为每个参赛者分配一个唯一的编号。
2.抢答顺序生成：根据参赛者的编号和抢答时间，生成抢答顺序，确保每个参赛者都有平等的机会。
3.比赛开始：显示屏上显示第一个参赛者的编号，并开始计时。
4.抢答过程：参赛者可以按下抢答按钮进行抢答，主控制模块接收到抢答信号后，记录抢答时间，并显示下一个参赛者的编号。
5.答题过程：参赛者按照题目进行答题，系统记录答题情况，并根据答题结果给予相应的得分。
6.比赛结束：显示屏上显示比赛结果，包括参赛者的得分和排名等信息。
四、安全性设计：1.数据备份：系统应具备数据备份功能，确保比赛数据在意外情况下的安全性。
2.故障恢复：系统应具备故障恢复功能，如断电恢复、程序崩溃等情况下能够自动恢复并继续比赛。
抢答器的设计与制作（五篇范例）
抢答器的设计与制作（五篇范例）第一篇：抢答器的设计与制作抢答器的设计与制作抢答器是竞赛问答中一种常用的必备装置,从原理上讲,它是一种典型的数字电路,其中包括了组合逻辑电路和时序电路。
从有利于学习的角度考虑，这里主要介绍以中小规模集成电路和ＰＬＤ器件设计抢答器的方法。
1抢答器的基本组成及工作原理1.1抢答器的组成抢答器的一般构成框图如图1.1所示。
它主要由开关阵列电路、触发锁存电路、编码器、7段显示器几部分组成。
下面逐一给予介绍。
图1.1抢答器的组成框图（１）开关阵列电路该电路由多路开关所组成，每一竞赛者与一组开关相对应。
开关应为常开型，当按下开关时，开关闭合；当松开开关时，开关自动弹出断开。
（２）触发锁存电路当某一开关首先按下时，触发锁存电路被触发，在输出端产生相应的开关电平信息，同时为防止其它开关随后触发而产生紊乱，最先产生的输出电平变化又反过来将触发电路锁定。
若有多个开关同时按下时，则在它们之间存在着随机竞争的问题，结果可能是它们中的任一个产生有效输出。
（３）编码器编码器的作用是将某一开关信息转化为相应的8421BCD码，以提供数字显示电路所需要的编码输入。
（４）７段显示译码器译码驱动电路将编码器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。
（５）数码显示器数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管。
本设计提供的为LED数码管。
1.2抢答器的工作原理(1)开关阵列电路图1.2所示为８路开关阵列电路，从图上可以看出其结构非常简单。
电路中，Ｒ1～Ｒ8为上拉和限流电阻。
当任一开关按下时，相应的输出为低电平，否则为高电平。
图1.2开关阵列电路(2)触发锁存电路图1.3所示为８路触发锁存电路。
图中，74HC373为8D锁存器，一开始，当所有开关均未按下时，锁存器输出全为高电平，经８输入与非门和非门后的反馈信号仍为高电平，该信号作为锁存器使能端控制信号，使锁存器处于等待接收触发输入状态；当任一开关按下时，输出信号中必有一路为低电平，则反馈信号变为低电平，锁存器刚刚接收到的开关被锁存，这时其它开关信息的输入将被封锁。
4人智力竞赛抢答器设计
电子与信息工程系学年论文（设计）开题报告目录1 引言 (2)2 方案论证与比较 (2)2.1 方案论证 (2)3 系统方案及单元电路 (3)3.1、数字抢答器设计整体电路图 (3)3.2 单元电路设计 (4)3.2.1抢答器电路 (4)3.2.2计时电路 (6)3.2.3报警电路 (7)4.小结 (8)参考文献 (8)4人智力竞赛抢答器设计（0）指导教师：【摘要】数字抢答器由抢答电路,定时电路,报警电路,时序电路组成。
优先编码电路,锁存器,译码电路将参赛选手的输入信号在显示器上输，通过定时电路和译码电路将秒脉冲产生的信号在显示器上输出实现计时功能,用控制电路和报警电路实现报警功能。
以上几部分组成主体电路，从而构成数字抢答器。
【关键词】抢答电路定时电路报警电路时序电路。
Four people quizzes responder（Grade09,Class2,MajorElectronic and Information Engineering，Electronic and Information EngineeringDept.，Ankang University，Ankang 725000，Shaanxi）Teachers: wang leiAbstract：The digital vies to answer first is composed, timing circuit, vies to answer first circuit, the alarming circuit of sequential circuits. Priority coding circuit, latches, decode circuit will contestants of the input signal is lost on the display, through the timing circuit and decode the circuit will be second pulse a signal on a display output of timing function, use the control circuit and the alarm circuit implementation alarm function. Above a few parts subject circuit, forming a digital vies to answer first device.Key words：vies to answer first circuit timing circuit alarm circuit。
智力竞赛抢答计时器的设计方案
目录一、概述———————————————————————2二、设计任务书————————————————————2三、电路的组成及工作原理———————————————3四、设计步骤及方法——————————————————4五、安装与调试————————————————————8六、元件明细表———————————————————11七、总结——————————————————————11八、参考文献————————————————————11概述智力竞赛抢答计时器是一名计时的裁判员，它的任务是从若干名竞赛者中确定出.最先的抢答者，并要求参赛者在规定的时间内回答完问题。
设计任务书一、设计题目：智力竞赛抢答计时器二、技术要求：1.设计一个三人参加的智力竞赛抢答计时器。
2.当有某一参赛者首先按下抢答开关时，相应显示灯亮并伴有声响。
此时，抢答器不再接收其他输入信号。
3.电路具有控制回答问题时间的功能。
要求回答问题的时间小于100秒（显示为0~99），时间显示采用倒计时的方式。
当达到限定时间是，发出声响以示警告。
三、给定条件及元器件：1.要求电路主要选用中规模TTL集成电路CT74系列。
2.电源电压为5V。
3.用LED数码管显示时间。
四、设计内容：1.电路各部分的组成和工作原理。
2.元器件的选取及其电路图和功能。
1.整机电路图2.元件明细表3.参考文献4.在设计过程中遇到任何问题，其原因及解决办法的心得体会。
电路的组成及工作原理根据上面所说的功能要求，智力竞赛抢答计事系统的组成框图如下图所示。
它主要有六部分组成：图1 智力竞赛抢答计时器系统组成框图一、抢答器——是智力竞赛抢答器的核心。
当参赛者的任意一位首先按下抢答开关时，抢答器即刻接受该信号，指使相应发光极管亮（或音响电路发出声音），与此同时，封锁住其他参赛者的输入信号。
二、清零装置——供比赛开始前裁判员使用。
它能保证比赛前触发器统一清零，避免电路的误动作和抢答过程的不公平。
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“三性实验”报告册课程名称：电子技术实验（模电、数电）实验项目名称：智力竞赛抢答装置的设计学院：电子科学与技术专业：电子科学与技术班级：报告人：学号：指导教师：实验时间：提交时间：教师评语：智力竞赛抢答装置的设计一、实验目的1、掌握组合逻辑电路的设计与测试方法，熟悉常用数字集成电路的使用。
2、掌握数字逻辑电路的设计方法，训练自身综合运用数字电路基本知识设计、调试电路的能力。
二、具体要求设计一个4 人抢答逻辑电路。
（1）竞赛主持人有一个按钮，主持人宣布“抢答开始”，电路复位，计时器开始计时，无人抢答30 秒蜂鸣器发出声音报警，取消抢答权。
（2）每个参赛者控制一个按钮，参赛选手按动按钮发出抢答信号。
（3）竞赛开始后，先按动按钮者将对应的一个发光二极管点亮，此时其他3 人按动按钮对电路不起作用。
三、设计方案1、总体设计原理图图3·1整体抢答器原理图如图3·1所示，整体抢答器原理图（仿真通过）其工作原理为：接通电源后，主持人将开关拨到"清零"状态，抢答器处于禁止状态，编号显示器灭灯，定时器显示设定时间；主持人将开关置“开始”状态，宣布"开始"抢答器工作。
定时器倒计时。
选手在定时时间内抢答时，抢答器完成：优先判断、编号锁存、编号显示。
当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。
如果再次抢答必须由主持人再次操作"清零"和"开始"状态开关。
2、设计思路1. 将整个实验分为五大块——主控部分、高平脉冲输出部分和秒脉冲产生部分、计数部分、报警部分、扩展部分。
2. 分步实现各部分的功能。
3. 进行各部分的连接。
4. 调试整体连接后的电路。
5. 焊接扩展部分并调试。
3、各模块的工作原理与调试1>、主控部分1.1主控部分原理图图3.2 主控部分原理图图3.2为抢答器的主控部分，该部分由开关、同步D触发器（74LS175）、四路与非门（74LS20N）、二路与非门（74LS00N）和四个LED灯组成。
1.2主控部分原理分析首先，介绍74LS175的工作方式。
它是由四个D触发器构成的芯片，共有8个管脚。
其管脚图如图3.3所示。
图3·3 74LS175管脚图芯片的各个管脚功能如图中所示（PIN NAMES），这里不再累述。
图3·4 74LS175内部结果图如图3.4所示，为74LS175内部结果图，再次图中可以清楚的看到该芯片的工作原理，当CLK 有效是（低电平有效）输出全部为零。
当置位端（低电平有效）无效且清零端有效时，输出Q=D。
主控部分原理总体阐述：抢答开始时（清零端、置位端均无效），主持人清除信号（按下开关J5），74LS175 的输出Q1～Q2 全为0，所有发光二极管LED 均熄灭，当主持人宣布“抢答开始”后（J5断开），选手作出判断（按下开关J1~J4），对应的LED灯亮，同时信号通过两个74LS00N，一个74LS20N和高平脉冲输出，实现锁存信号。
下面介绍74LS00N和74LS20N：图3.5 74LS00N内部结构图如图3.5所示，为74LS00N内部结构图，其旁边为真值表。
1.3主控部分的调试电路板焊接完成后，进行了相应的电路调试，调试过程如下：①到了试验箱，试验箱给出高平脉冲和提供置位，清零所需要的电平。
②用导线将电路板和试验箱进行连接，所需输出信号接到试验箱的LED灯上，观察并电平变化，调试以焊接的电路，直到工作正常。
74LS20N：如图3.6 74LS20N内部结构图如图3.6所示，为74LS20N内部结构图，其旁边为真值表。
2>、高平脉冲部分和秒脉冲部分2·1高平脉冲部分的工作原理图图3·7高平脉冲部分原理图 图3.8 秒脉冲部分原理图 图3.7高平脉冲部分是有555定时器构成多谐振荡器，其可以输出脉冲频率为1KHZ 。
以下是555定时器构成多谐振荡器的工作原理介绍。
如图3·9，由555定时器和外接元件R 1、R 2、C 构成多谐振荡器，脚2与脚6直接相连。
电路没有稳态，仅存在两个暂稳态，电路亦不需要外接触发信号，利用电源通过R 1、R 2向C 充电，以及C 通过R 2向放电端放电，使电路产生振荡。
电容C 在和之间充电和放电，从而在输出端得到一系列的矩形波，对应的波形如图8-5所示。
图3·9·1 555构成多谐振荡器 图3.9·2 多谐振荡器的波形图输出信号的时间参数是： T==0.7（R 1+R 2）C=0.7R 2C其中，为V C 由上升到所需的时间，为电容C 放电所需的时间。
555电路要求R1与R2均应不小于1K Ω，但两者之和应不大于3.3M Ω。
外部元件的稳定性决定了多谐振荡器的稳定性，555定时器配以少量的元件即可获得较高精度的振荡频率和具有较强的功率输出能力。
在此简要的对555定时器做一介绍555 定时器是一种模拟和数字功能相结合的中规模集成器件。
一般用双极性工艺制作的称为555，用 CMOS 工艺制作的称为 7555，除单定时器外，还有对应的双定时器 556/7556。
555 定时器的电源电压范围宽，可在 4.5V~16V 工作，7555 可在 3~18V 工作，输出驱动电流约为 200mA，因而其输出可与 TTL、CMOS 或者模拟电路电平兼容。
555 定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路。
它也常作为定时器广泛应用于仪器仪表、家用电器、电子测量及自动控制等方面。
555 定时器的内部电路框图和外引脚排列图分别如图 2.9.1 和图 2.9.2 所示。
它内部包括两个电压比较器，三个等值串联电阻，一个 RS 触发器，一个放电管 T 及功率输出级。
它提供两个基准电压VCC /3 和 2VCC /3图3·10 555定时器内部方框图555电路的工作原理555电路的内部电路方框图如图8-1所示。
它含有两个电压比较器，一个基本RS触发器，一个放电开关T，比较器的参考电压由三只5KΩ的电阻器构成分压，它们分别使高电平比较器A1同相比较端和低电平比较器A2的反相输入端的参考电平为和。
A1和A2的输出端控制RS触发器状态和放电管开关状态。
当输入信号输入并超过时，触发器复位，555的输出端3脚输出低电平，同时放电，开关管导通；当输入信号自2脚输入并低于时，触发器置位，555的3脚输出高电平，同时放电，开关管截止。
是复位端，当其为0时，555输出低电平。
平时该端开路或接VCC。
Vc是控制电压端（5脚），平时输出作为比较器A1的参考电平，当5脚外接一个输入电压，即改变了比较器的参考电平，从而实现对输出的另一种控制，在不接外加电压时，通常接一个0.01uf的电容器到地，起滤波作用，以消除外来的干扰，以确保参考电平的稳定。
T为放电管，当T导通时，将给接于脚7的电容器提供低阻放电电路。
2·2秒脉冲部分的工作原理图如图3.8 所示秒脉冲部分原理图，也是有555定时器构成，其具体工作原理如下：直流电震荡后升压,比如说1个小功率电棍,利用6V-12V直流电源可产生一种高压脉冲。
电路中三极管Q1、Q2构成了一振荡器，产生频率为3Hz的直流脉冲电压，并输入变压器比为6V：240V升压器的初级线圈，在每个脉冲结束时，相应地在变压器的次级线圈产生一高电压。
脉冲的重复频率可通过选择C2、R1值进行调整。
公式为：充电时间为T1,放电时间为T2时间T=T1+T2=0.693(R1+R2)C图3·11秒脉冲发生器3>、计数部分3.1 计数部分工作原理图工作原理阐述：首先，通过计数器74LS192进行预置数和减技术功能，将信号传到与它联级的译码器(74LS248)中在进行相应的译码，最后在显示译码管中显示相应的计数。
在此过程中比较关键的步骤有：①刚开的预置数功能的实现。
根据要求将74LS192的ABCD四个管脚分别接到高低电平，从而实现预置数功能。
②高位片和地位片的联级的实现低位片的BO端输出给到高位片的CP d从而实现两片的联级。
③最后的计数的锁存在高位片的BO端引出信号，与秒脉冲、主控部分经一四路与非门输出给到低位片的CP d 从而实现计数的锁存。
图3·12计数部分工作原理图3.2 74LS192、74LS248的功能介绍3.2.1 74LS192的原理图图3·13 74LS192芯片的封装图74LS192工作原理阐述：74LS192十进制同步加/减计数器（双时钟），192为可预置的十进制同步加/减计数器，共有54192/74192，54LS192/74LS192两种线路结构形式。
其主要电特性的典型值如下：D U即可完成清除功能。
192的预置是异步的。
当置入控制端（P L）为低电平时，不管时钟CP 的状态如何，输出端（Q0～Q3）即可预置成与数据输入端（P0～P3）相一致的状态。
192的计数是同步的，靠CP D、CP U同时加在4个触发器上而实现。
在CP D、CP U上升沿作用下Q0～Q3同时变化，从而消除了异步计数器中出现的计数尖峰。
当进行加计数或减计数时＿＿＿可分别利用CP＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿CP D、CP U当计数上溢出时，进位输出端（T C U）输出一个低电平脉冲，其宽度为CP U低电平部分的低电平脉冲；当计数下溢出时，错位输出端（T C D）输出一个低电平脉冲，其宽度为CP D低电平部分的低电平脉冲。
当把T C D和T C U分别连接后一级的CP D、CP U，即可进行级联。
引出端符号真值表：图3·14 74LS192芯片的真值表图3·13 74LS192芯片逻辑功能图3.2.2 74LS248的原理图图3·15 74LS248芯片的功能图74LS248的工作原理阐述：4线——七段译码器/驱动器（BCD输入，有上拉电阻） 248为有内部上拉电阻的 BCD —七段译码器/驱动器，共有 54/74248 和 54/74LS248 两种线路结构型式。
其主要电特性的典型值如下(不同厂家具体值有差别):输出端(a~g)为低电平有效，可直接驱动指示灯或共阴极 LED 。
当要求输入 0～15时，消隐输入(/BI)应为高电平或开路，对于输出0 时还要求脉冲消隐输入(/RBI)为高电平或开路。
当 BI 为低电电平，不管其它输入端状态如何，a ～g 均为低电平。
当/RBI和地址端(A~D)均为低电平，并且灯测试(/LT)为高电平时，a~g 均为低电平，脉冲消隐输出(/RBO)为低电平。
当 BI 为高电平开路时，/L T 的低电平可使 a ～g 为高电平。