数字电子技术基础 ch06-6

5. 事件控制
always后面紧跟着“事件控制表达式”。逻辑电路中的敏 感事件通常有两种类型：电平敏感事件和边沿触发事件。 在组合逻辑电路和锁存器中，输入信号电平的变化通常会 导致输出信号变化，在Verilog HDL中，将这种输入信号 的电平变化称为电平敏感事件。 在同步时序逻辑电路中，触发器状态的变化仅仅发生在时 钟脉冲的上升沿或下降沿，Verilog HDL中用关键词 posedge（上升沿）和negedge（下降沿）进行说明，这就 是边沿触发事件。 在always语句内部的过程赋值语句有两种类型： 阻塞型赋值语句（Blocking Assignment Statement） 非阻塞型赋值语句（Non-Blocking Assignment Statement）
试用Verilog语言描述具有高电平使能的3线-8线译码器. module ecoder3to8_bh(A,En,Y); input [2:0] A，En; output reg [7:0]Y; integer k; //声明一个整型变量k always @(A, En) // begin Y = 8‟b1111_1111; //设译码器输出的默认值 for(k = 0; k <= 7; k = k+1) //下面的if-else语句循环8次 if ((En==1) && (A== k) ) 循环8次 Y[k] = 0; //当En=1时，根据A进行译码 else Y[k] = 1; //处理使能无效或输入无效的情况 end endmodule
例：请描述具有异步清零、同步置数的计数器，并要求 具有可逆计数和保持的功能。
module cntr(q, aclr, clk, func, d); input aclr, clk; input [7:0] d; //Controls the functionality input [1:0] func; output [7:0] q; reg [7:0]q;
always @ (posedge CP or negedge CR) if (~CR) Q <= 4'b0000; else case ({S1,S0})
2„b00: Q <= Q;
2„b01: Q <= {Q[2:0],Dsr}; 2„b10: Q <= {Dsl,Q[3:1]};
//保持
//右移 //左移
6.6.1 行为级建模基础
下面介绍行为级建模中经常使用的语句：
1. always语句结构及过程赋值语句
2. 条件语句（if-else）
3. 多路分支语句（case-endcase）
4. for循环语句（例如 for等）
1. always语句的一般用法：
always @(事件控制表达式) begin：块名 块内局部变量的定义； 过程赋值语句（包括高级语句）;
//Nonblocking (<=)
initial begin #5 end a <= b; #10 c <= d;
6.6.2 触发器与移位寄存器的行为级建模
例：具有异步清零功能的上升沿D触发器 module dff(q,d,clr,clk); output q; input d,clr,clk; reg q; always @(negedge clr or posedge clk) if (~clr) q<=0; else q<=d; endmodule
注意，过程赋值语句只能给寄存器型变量赋值，因此，输出 变量Y的数据类型定义为reg。
3、多路分支语句（case语句）
是一种多分支条件选择语句，一般形式如下 case (case_expr) item_expr1: statement1; item_expr2: statement2; …… default: default_statement; //default语句可以省略 endcase 注意：当分支项中的语句是多条语句，必须在最前面写上 关键词begin，在最后写上关键词end，成为顺序语句块。 另外，用关键词casex和casez表示含有无关项x和高阻z的 情况。
4、for循环语句
一般形式如下
for (initial_assignment; condition; step_assignment) statement；
initial_assignment 为循环变量的初始值。 condition为循环的条件， 若为真，执行过程赋值语句statement， 若不成立，循环结束，执行for后面的语句。 step_assignment为循环变量的步长，每次迭代后，循环变量 将增加或减少一个步长。
建议：时序电路的行为描述采用非阻塞赋值。
6.6.2 触发器与移位寄存器的行为级建模
例：具有同步清零功能的上升沿D触发器。
module dff(q,d,clr,clk); output q; input d,clr,clk; reg q;
always @(posedge clk) if (~clr) q<=0; else q<=d; endmodule
6.6 Verilog HDL行为级建模
6.6.1 行为级建模基础 6.6.2 触发器与移位寄存器的行为级建模
6.6.3 计数器的行为级建模
6.6.4 状态图的行为级建模
6.6 Verilog HDL行为级建模
行为级建模就是描述数字逻辑电路的功能和算法。
在Verilog中，行为级描述主要使用由关键词initial或always定 义的两种结构类型的语句。一个模块的内部可以包含多个 initial或always语句。 initial语句是一条初始化语句，仅执行一次，经常用于测试模 块中，对激励信号进行描述，在硬件电路的行为描述中，有 时为了仿真的需要，也用initial语句给寄存器变量赋初值。 initial语句主要是一条面向仿真的过程语句，不能用于逻辑 综合 。这里不介绍它的用法。 在always结构型语句内部有一系列过程性赋值语句，用来描 述电路的功能（行为）。
行为描述举例
例 用Verilog HDL语言描述一个上升沿D触发器。 module dff (q,clk,data); output q; input clk,data; reg q; 时钟下降沿：
always @(posedge clk)
q = data; endmodule
@(negedge clk)
例：对具有使能端En 的4选1数据选择器的行为进行Verilog描述。 当En=0时，数据选择器工作，En=1时，禁止工作，输出为0。 module mux4to1_bh (D, S, Y); input [3:0] D，[1:0] S； output reg Y； always @(D, S, En) //2001, 2005 syntax begin if (En==1) Y = 0; //En=1时，输出为0 else //En=0时，选择器工作 case (S) 2‟d0: Y = D[0]; 2‟d1: Y = D[1]; 2‟d2: Y = D[2]; 2‟d3: Y = D[3]; endcase end endmodule
表6.6.1 计数器的功能表 CR 0 1 Load × 0 EP ET × × × × 功 能 复位（Q=0） 预置数据 （Q=Din）
1
1
1
1
1.× × 0
1 1
输出保持不变
递增计数
6.6.3 计数器的行为级建模
module counter74x161 (EP,ET,Load,Din,CP,CR,Q,RCO); input EP,ET,Load,CP,CR; input [3:0] Din; //数据输入 output RCO; //进位输出 output reg [3:0] Q; //数据输出 wire EN; //使能信号，内部节点 assign EN = EP & ET; assign RCO = ET &(Q == 4'b1111); always @(posedge CP or negedge CR) if (~CR) Q <= 4'b0000; //CR=0,异步清零 else if (~Load) Q <= Din; //Load=0,同步置数 else if (~EN) Q <= Q; //输出保持不变 else Q <= Q+ 1'b1; //增1计数 endmodule
过程赋值语句
2、条件语句（ if语句）
条件语句就是根据判断条件是否成立，确定下一步的运算。 Verilog语言中有3种形式的if语句： （1） if (condition_expr) true_statement; （2） if (condition_expr)true_statement; else fale_ statement; （3） if (condition_expr1) true_statement1; else if (condition_expr2) true_statement2; else if (condition_expr3) true_statement3; …… else default_statement; if后面的条件表达式一般为逻辑表达式或关系表达式。执行if 语句时，首先计算表达式的值，若结果为0、x或z，按“假” 处理；若结果为1，按“真”处理，并执行相应的语句。
2„b11: Q <= D;
endcase endmodule
//并行输入
6.6.3 计数器的行为级建模
例 试用行为级描述方式对一个4位二进制同步递增计数器建模。 其功能与74LS161类似，要求具有异步置零、同步置数、保持 输出数据不变和递增计数的功能，并具有进位输出信号RCO， 即计数器计到最大值15时，使RCO=1。其功能表如表6.6.1所 示。