基于FPGA的交通灯设计报告
交通灯的实现-FPGA实验报告-Spartan-3
FPGA课程设计交通信号灯控制器学院名称专业名称学生姓名学号指导教师二〇一四年十二月交通信号灯控制器一、设计要求位于十字路口的交通灯，在A方向和B方向各有红、黄、绿三盏灯，按所列顺序进行循环，交通灯循环顺序见表1所示。
其中1表示灯亮，0表示灯灭。
（1东西方向红灯亮，南北方向绿灯亮，时间持续10秒。
（2）如果实现发生紧急事件，如救护车、警车、抢险车通过，可以手动控制四个方向的红灯全亮。
画出交通灯的状态转移图。
要求用状态机输入方法实现交通灯的状态转移。
时间控制可以用HDL语言设计实现。
二、原理说明采用计数器产生交通灯状态跳转的信号，同时输出当前倒计时给数码管显示模块控制数码管显示倒计时。
根据交通灯循环顺序表可以得到如表2的循环状态表，遇到紧急状况的时候进入状态零，这时候东西方向和南北方向都是红灯禁止通行，紧急状态结束后条件满足的情况下状态依次往后跳转。
表2 交通灯循环状态表三、总体设计和仿真3.1总体结构交通信号控制器包括分频模块、计数模块、时间控制模块、数码管显示模块和主控制模块。
分频模块将50MHz的时钟分频到1Hz，计数模块以秒为单位记时，当计数器计数到一定的时间后，主控电路改变输出状态，数码管显示模块显示时间倒计时。
图2 交通灯控制原理图3.2各个分模块的设计(1)分频模块分频模块(clk_1Hz)的功能是将50MHz的时钟频率分频到1Hz，输出给计时模块。
分频模块的Verilog程序见附录。
(2)计数器模块计数器模块(counter)的功能是对分频模块产生的1Hz频率进行计数得到10s钟和2s的倒计时，并且将倒计时数值输出给数码管显示模块(led_out)。
经过第一个10s的时候输出s2为1000，在经过一个2s的时候s2输出为0100，再经过10s之后s2为0010，然后再计时2s后s2输出为0001，如此不断的经过计数后循环的让s2变化，用于控制状态的跳转。
计数器模块的Verilog程序见附录。
基于FPGA的交通灯设计
数字系统课程设计报告书课题名称基于FPGA的交通灯设计院系姓名学号专业班级指导教师设计时间目录摘要 (1)1设计目的 (2)2设计内容及要求 (2)3系统整体方案及设计原理 (2)4各模块电路设计与实现 (3)4.1 分频模块设计与实现 (3)4.1.1分频模块图4.1.2分频模块程序4.2 交通灯控制器模块设计与实现 (4)4.2.1交通灯控制模块图4.2.2交通灯控制模块程序4.3 1602显示驱动模块设计与实现 (11)4.3.1 1602显示驱动模块图4.3.2 1602显示驱动模块程序5系统仿真及硬件下载 (18)5.1系统仿真（步骤，总原理图，仿真图） (18)5.1.1系统仿真步骤5.1.2总原理图5.1.3仿真图5.2硬件下载（引脚分配，下载步骤） (19)5.2.1引脚分配5.2.2下载步骤6设计总结 (21)参考文献 (21)摘要可编程逻辑器件的硬件描述语言Verilog HDL,由于它具有类似于通用C语言的风格，被不少FPGA开发者所推崇。
在数字控制这个领域，FPGA的应用也越来越广泛，因此，作为硬件描述语言Verilog HDL就显示出了它的重要性。
它是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级这三个不同层次的设计，因此在实际应用中越来越广泛。
本设计为一个交通灯，控制2个路口的红、黄、绿三盏灯，让其按预置时间进行变化。
以FPGA技术为载体，应用Verilog HDL语言，在QUARTUSII软件环境下，通过模块化编程完成了灯亮时间可调的交通灯控制系统设计，并进行逻辑综合、仿真和硬件下栽。
由于设计采用了FPGA技术，大大缩短了开发研制周期，提高了设计效率。
关键词：交通灯硬件描述语言Verilog HDL FPGA1.设计目的1.掌握利用EDA开发工具QUARTUSII进行可编程逻辑器件设计的方法；2.熟练掌握可编程逻辑器件的原理图输入层次化设计方法；3.掌握利用QUARTUSII进行软件仿真及对可编程逻辑器件进行硬件下载的方法；4.进一步巩固所学的理论知识，提高运用所学知识分析和解决实际问题的能力。
基于FPGA的智能交通灯控制器
数字逻辑课程设计报告题目：基于FPGA的智能交通灯控制器课程名称：数字逻辑课程设计专业班级：学号：姓名：报告日期：2013-9-12计算机科学与技术学院1. 实验目的通过V erilog的编程，深入了解并掌握可编程芯片的使用技术，完成规定的设计任务，加强对《数字逻辑》课程所学知识的理解，培养学生创造性思维能力和独立解决实际问题的能力。
2. 实验内容用V erilog代码实现智能交通灯信号控制器设计，具体内容及要求如下：（1）在主干道与次干道公路十字交叉路口，为确保人员、车辆安全、迅速地通过，在交叉路口的每个入口处设置了红、绿、黄三色信号灯。
红灯禁止通行；绿灯允许通行；黄灯亮则给行驶中的车辆有时间行驶到禁行线之外。
（2）主干道和次干道公路十字交叉路口都安装了车辆检测传感器（C），要求如下：（A）在每日的早、晚高峰时段，双边“C=1”则主干道通行时间是次干道通行时间的2倍；（B）全天主、次干道有车一方有优先通行权；（3）主干道公路路口安装有人员通过请求按钮（PQ），一旦有请求信息，控制器应给与放行。
（4）Online控制信号由交通控制中心发出，（Online=1）一旦它有效，则主干道放行，十字交叉路口控制器“失效”，Online=0十字交叉路口控制器恢复控制权。
（6）在每次由绿灯亮变成红灯亮的转换过程中间，要亮5s时间的黄灯作为过渡。
（7）用“开关”代替传感器作为人员通过请求和车辆是否到来的信号。
用红、绿、黄三种颜色的发光二极管作交通灯。
（8）要求显示时间，倒计时。
3. 实验环境PC 个人计算机、ISE14.2 软件、Adept软件、开发板Basys2、USB下载线4. 实验设计方案4.1 输入输出与引脚分配说明4.1.1输入信号：PQ，人员请求信号——接板子“E2”开关ONLINE, 控制中心接管信号——接“N3”SET, 控制器开关——接“P11”RST, 复位开关——接“L3”RUSH, 高峰判断开关——接“F3”CM, 主道车辆传感器——接“G3”CC, 支道车辆传感器——接“B4”CLK, 系统时钟——接“B8”4.1.2输出信号：[2:0] ML, ML0~2 主道绿、黄、红灯——分别接“G1、P4、N4”[2:0] CL , CL0~1 支道绿、黄、红灯——分别接“P7、M11、M5”[6:0] a_to_g, 七段数码管接口——a_to_g0~6分别接“M12、L13、P12、N11、N14、H12、L14”[3:0] an, 四选一控制接口——an0~4分别接“F12、J12、M13、K14”4.2 模块图4.2.1 模块层级图4.2.2 模块1．时钟生成模块4.2.3 模块2. 控制模块【1】输入信号input wire clk1s, 近似1s的时钟信号input wire PQ, 人员请求信号input wire ONLINE, 控制中心请求信号input wire SET, 控制器开关信号input wire RST, 复位信号input wire RUSH, 高峰信号input wire CM, 主道车辆检测信号input wire CC, 支道车辆检测信号【2】输出信号output reg [2:0] ML, 主道信号灯接口output reg [2:0] CL, 支道信号灯接口output [7:0] ACOUNT，存放主道两个时间数字的8421码output [7:0] BCOUNT，存放支道两个时间数字的8421码（ACOUNT、BCOUNT整合到顶层文件b[15:0]中，方便调用七段显示模块）【3】模块内部流程图4.2.4 模块3. 七段显示模块【1】显示原理使用同步扫描电路，对4位数码管的控制端口进行扫描，每一个时刻只有一个数码管亮，只要设置足够快的频率扫描，由于眼睛的视觉停留效应，就会使得显示结果达到4位同时亮的效果。
FPGA交通灯实验报告
交通灯实验报告一，实验目的实现两路信号灯交替亮起，并利用两组数码管分别对两路信号进行倒计时。
两路信号时间分别为：V:绿灯（30S）H:红灯（35S）黄灯（5s）绿灯（30S）红灯（35S）黄灯（5S）二，实验步骤建立工程可在欢迎界面点击“Creat a New Project”进入工程建立界面，亦可关闭欢迎界面，点击菜单栏的“File”，点击“New Project Wizard”进入建立工程界面。
右侧为建立工程界面，点击next。
在此界面选定工程路径，取好工程名，点击“Next”。
注意：路径中不能有中文，工程名也不能有中文。
一直点击“Next”进入器件设置界面，DE2-70开发工具采用的Cyclone II系列的EP2C70F896C6N。
点击“Finish”，完成工程建立1、点击“File”，点击“New”选择“Verilog HDL”2，点击主界面工具栏中的选择“Verilog HDL”3、写入verilog代码。
代码如下：moduletraffic(Clk_50M,Rst,LedR_H,LedG_H,LedY_H,LedR_V,LedG_V,LedY_V,Seg7_VH,Seg7_VL,Seg7_HH,Seg7_HL,led15);parameter S1=2'b00;parameter S2=2'b01;parameter S3=2'b10;parameter S4=2'b11;input Clk_50M,Rst;output LedR_H,LedG_H,LedY_H,LedR_V,LedG_V,LedY_V;output[6:0] Seg7_VH,Seg7_VL,Seg7_HH,Seg7_HL;output led15;//-------------div for 1Hz-------start----reg Clk_1Hz;reg [31:0] Cnt_1Hz;always(posedge Clk_50M or negedge Rst)beginif(!Rst)beginCnt_1Hz<=1;Clk_1Hz<=1;endelsebeginif(Cnt_1Hz>=25000000)beginCnt_1Hz<=1;Clk_1Hz<=~Clk_1Hz;endelseCnt_1Hz<=Cnt_1Hz + 1;endend//-----------div for 1Hz------end-----reg[7:0] Cnt30,CntH,CntV,CntHH,CntVV;reg[7:0] CntDis,CntDiss;//-----------30 counter and seg7---start---reg LedR_H,LedG_H,LedY_H,LedR_V,LedG_V,LedY_V;always(posedge Clk_1Hz)begincase(state)S1:beginif(Cnt30>=30)Cnt30<=1;elseCnt30<=Cnt30 + 1;endS2:beginif(Cnt30>=5)Cnt30<=1;elseCnt30<=Cnt30 + 1;endS3:beginif(Cnt30>=30)Cnt30<=1;elseCnt30<=Cnt30 + 1;endS4:beginif(Cnt30>=5)Cnt30<=1;elseCnt30<=Cnt30 + 1;endendcaseendalways(posedge Clk_1Hz) begincase(stateV)S1:beginif(CntV>=30)CntV<=1;elseCntV<=CntV + 1;endS2:beginif(CntV>=5)CntV<=1;elseCntV<=CntV + 1;endS3:beginif(CntV>=35)CntV<=1;elseCntV<=CntV + 1;endendcaseendalways(posedge Clk_1Hz)begincase(stateH)S1:beginif(CntH>=35)CntH<=1;elseCntH<=CntH + 1;endS2:beginif(CntH>=30)CntH<=1;elseCntH<=CntH + 1;endS3:beginif(CntH>=5)CntH<=1;elseCntH<=CntH + 1;endendcaseendalways(negedge Clk_50M or negedge Rst) begincase(state)S1:CntVV=30-CntV;S2:CntVV=5-CntV;S3:CntVV=35-CntV;S4:CntVV=35-CntV;endcaseendalways(negedge Clk_50M or negedge Rst)begincase(state)S1:CntHH=35-CntH;S2:CntHH=35-CntH;S3:CntHH=30-CntH;S4:CntHH=5-CntH;endcaseend//16进制计数器转换为用于显示的10进制计数器always(posedge Clk_50M)beginif(CntVV>29)beginCntDis[7:4]<=3;CntDis[3:0]<=CntVV - 30;endelse if(CntVV>19)beginCntDis[7:4]<=2;CntDis[3:0]<=CntVV - 20;endelse if(CntVV>9)beginCntDis[7:4]<=1;CntDis[3:0]<=CntVV - 10;elseCntDis<=CntVV;endSEG7_LUT hex4(Seg7_VL,CntDis[3:0]); SEG7_LUT hex5(Seg7_VH,CntDis[7:4]);always(posedge Clk_50M)beginif(CntHH>29)beginCntDiss[7:4]<=3;CntDiss[3:0]<=CntHH - 30;endelse if(CntHH>19)beginCntDiss[7:4]<=2;CntDiss[3:0]<=CntHH - 20;endelse if(CntHH>9)beginCntDiss[7:4]<=1;CntDiss[3:0]<=CntHH - 10;endelseCntDiss<=CntHH;endSEG7_LUT hex1(Seg7_HL,CntDiss[3:0]); SEG7_LUT hex2(Seg7_HH,CntDiss[7:4]); //-----------30 counter and seg7----end---- reg [1:0]state,stateH,stateV;always(posedge Clk_1Hz)begincase(state)S1:if(Cnt30>=30)beginstate<=S2;endS2:if(Cnt30>=5)beginstate<=S3;S3:if(Cnt30>=30)beginstate<=S4;endS4:if(Cnt30>=5)beginstate<=S1;enddefault:beginstate<=S1;endendcaseendalways(posedge Clk_1Hz)begincase(state)S1:beginstateH<=S1;stateV<=S1;endS2:beginstateH<=S1;stateV<=S2;endS3:beginstateH<=S2;stateV<=S3;endS4:beginstateH<=S3;stateV<=S3;endendcaseendalways(posedge Clk_50M or negedge Rst)beginif(!Rst)beginLedR_H<=0;LedG_H<=0;LedY_H<=0;LedR_V<=0;LedG_V<=0;LedY_V<=0;endelsebegincase(state)S1:beginLedR_H<=1;LedG_H<=0;LedY_H<=0;LedR_V<=0;LedG_V<=1;LedY_V<=0;endS2:beginLedR_H<=1;LedG_H<=0;LedY_H<=0;LedR_V<=0;LedG_V<=0;LedY_V<=1;endS3:beginLedR_H<=0;LedG_H<=1;LedY_H<=0;LedR_V<=1;LedG_V<=0;LedY_V<=0;endS4:beginLedR_H<=0;LedG_H<=0;LedY_H<=1;LedR_V<=1;LedG_V<=0;LedY_V<=0;enddefault:beginLedR_H<=0;LedG_H<=0;LedY_H<=0;LedR_V<=0;LedG_V<=0;LedY_V<=0;endendcaseendendassign led15=state;endmodulemodule SEG7_LUT ( oSEG,iDIG );input [3:0] iDIG;output [6:0] oSEG;reg [6:0] oSEG;always (iDIG)begincase(iDIG)4'h1: oSEG = 7'b1111001; // ---t----4'h2: oSEG = 7'b0100100; // | |4'h3: oSEG = 7'b0110000; // lt rt4'h4: oSEG = 7'b0011001; // | |4'h5: oSEG = 7'b0010010; // ---m----4'h6: oSEG = 7'b0000010; // | |4'h7: oSEG = 7'b1111000; // lb rb4'h8: oSEG = 7'b0000000; // | |4'h9: oSEG = 7'b0011000; // ---b----4'ha: oSEG = 7'b0001000;4'hb: oSEG = 7'b0000011;4'hc: oSEG = 7'b1000110;4'hd: oSEG = 7'b0100001;4'he: oSEG = 7'b0000110;4'hf: oSEG = 7'b0001110;4'h0: oSEG = 7'b1000000;endcaseendendmodule编译工程保存文件，将文件放在所建工程所在路径下点击主界面工具栏中的图标也可点击菜单栏中“Pro cessing”，点击“Start Compilation”分配关键如下：Clk_50M Input PIN_AD15LedG_H Output PIN_AD9LedG_V Output PIN_AJ6LedR_H Output PIN_AJ7 )LedR_V Output PIN_AJ5 )LedY_H Output PIN_AD8LedY_V Output PIN_AK5Rst Input PIN_AA23Seg7_HH[6] Output PIN_G1Seg7_HH[5] Output PIN_H3Seg7_HH[4] Output PIN_H2Seg7_HH[3] Output PIN_H1Seg7_HH[2] Output PIN_J2Seg7_HH[1] Output PIN_J1Seg7_HH[0] Output PIN_K3Seg7_HL[6] Output PIN_E4Seg7_HL[5] Output PIN_F4Seg7_HL[4] Output PIN_G4Seg7_HL[3] Output PIN_H8Seg7_HL[2] Output PIN_H7Seg7_HL[1] Output PIN_H4Seg7_HL[0] Output PIN_H6Seg7_VH[6] Output PIN_AD17Seg7_VH[5] Output PIN_AF17 7Seg7_VH[4] Output PIN_AE17 7Seg7_VH[3] Output PIN_AG16Seg7_VH[2] Output PIN_AF16 7Seg7_VH[1] Output PIN_AE16 7Seg7_VH[0] Output PIN_AG13Seg7_VL[6] Output PIN_AD12Seg7_VL[5] Output PIN_AD11Seg7_VL[4] Output PIN_AF10 8Seg7_VL[3] Output PIN_AD10Seg7_VL[2] Output PIN_AH9 8Seg7_VL[1] Output PIN_AF9 8Seg7_VL[0] Output PIN_AE8 8烧写代码在管脚配置完成后，还需将工程再编译一次，成功后，点击主界面工具栏中的亦可点击主界面菜单栏中“Tools”，点击“Programmer”进入代码烧写界面后，点击“Start”，当“Progress”为100%时，表示烧写完成，这是可观察DE2-70板现象获得预期的效果，两组的信号红黄绿灯交替切换，计数器记为零时信号灯切换状态，红灯35s，黄灯5s，绿灯30s。
基于FPGA的交通灯的设计
课程设计一、设计任务要求基于FPGA的交通灯控制器设计1、总体要求：实现十字路口的交通灯有序显示2、具体要求：按照开发板上的两组红、黄、绿做为南北双向指示灯红灯亮60秒，绿灯亮55秒，黄灯亮5秒要求采用状态机实现状态切换3、附加要求：采用两组两位数码管实现时间倒计时显示二、设计思路1、总体设计方案由设计任务要求可知输入部分有：CLK时钟频率输入，可由实验板上直接提供，本设计选用1kHZ时钟频率。
输出部分有：1)东西方向和南北方向各使用3个LED显示，红黄绿各代表红黄绿灯。
2)东西方向和南北方向计时均为2位数，共需要4个LED七段数码管显示。
由于为共阴极控制，输出三个SEL0，SEL1，SEL2信号控制选择数码管显示，A,B,C,D,E,F,G信号为输出显示的内容。
3）R1,G1,Y1;R2,G2,Y2信号分别为东西南北红绿灯的输出控制信号。
总体设计软件原理图如下所示设计方案原理图：图1A对应13脚; B对应30脚;C对应15脚; D对应31脚；E对应33脚; F对应32脚;G对应35脚; R1对应4脚；R2对应5脚；Y1对应3脚；Y2对应10脚；G2对应8脚；SEL0对应14脚; SEL１对应11脚;SEL2对应12脚.CLK对应24脚;交通灯系统结构图如下所示:红黄绿红黄绿图2状态切换的状态图如下图：图２、模块设计及结果在VHDL设计中，采用自顶向下的设计思路。
顶层模块中，根据硬件设计，设置如下端口：外部时钟信号：Clk东西方向状态灯控制信号：R1,G1,Y1；南北方向状态灯控制信号：R2,G2,Y2；（1）分频模块：由于外部时钟信号clk的频率为1KHz，而实际需要的内部计时时钟频率为1Hz，需要一个分频电路。
输入端口：clk外部时钟信号输出端口：clk_out分频后信号源程序代码如下：数码管显示信号：A,B,C,D,E,F,G；数码管共阴极控制：SEL0，SEL1，SEL2；library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity Frequency1 isport(clk:in std_logic; --外部时钟信号clk_out:out std_logic --分频后信号);end Frequency1;architecture Frequency1_arc of Frequency1 isbeginprocess(clk)variable temp:integer range 0 to 999;beginif(clk'event and clk='1')thenif(temp=999)then --分频计数temp:=0;clk_out<='0';elsetemp:=temp+1;clk_out<='1';end if;end if;end process;end;图4（2）状态选择模块：由于共需要显示4个数字，需要循环点亮7位数码管，该模块通过输入的时钟信号，循环输出4个选择信号。
基于FPGA的交通灯设计
交通信号灯控制器目录第一章系统设计1.1设计要求 (3)1.2 方案比较 (3)1.3方案论证 (3)1.3.1总体思路 (4)1.3.2设计方案 (5)第二章单元电路设计2.1 4位二进制计数器 (6)2.2 两位二进制计数器 (6)2.3定时时间到检测电路 (6)2.4红黄绿灯输出控制电路 (6)2.5计时器 (6)第三章软件设计3.1用VHDL编写程序 (6)3.2 程序流程 (7)3.3程序清单及仿真 (7)第四章系统测试 (7)第五章结论 (8)参考文献 (9)附录 (10)0 引言随着经济的飞速发展，现代化交通管理成了当今的热点问题。
一个完善的交通控制功能,可使混乱的交通变得井然有序，从而保障了人们的正常外出。
本系统通过设计一交通信号灯控制器,达到交通控制的目的。
除实现交通灯基本的控制功能外，系统还可显示该灯本次距灯灭所剩的时间，具有更完善的控制功能,使行人提前做好起、停准备，具有更强的实用性。
第1章 系统设计1.1设计要求(1) 交通灯从绿变红时，有4秒黄灯亮的间隔时间。
(2) 交通灯红变绿是直接进行的，没有间隔时间。
(3) 主干道上的绿灯时间为20秒，支干道的绿灯时间为10秒。
(4) 在任意时间,显示每个状态到该状态结束所需要的时间。
1.2方案比较要实现对交通灯的控制，有很多的方案可供选择。
方案一：由两块CMOS 集成电路完成定时和序列控制功能，三只双向晶体管完成实际的电源切换功能。
电路中采用10V 负电源（可由市电电压经降压、整流、滤波、稳压而得）、CD4049集成电路、计数器CD4017等器件。
其中双向晶闸管选用400V 、4A 的，二极管选用BY127型和1N4148型，稳压管选用10V 、1W 的。
因直接使用市电工作，故在安装和使用时安全系数较低，且硬件电路复杂，所用器件多。
方案二：运用VHDL 语言分别控制分频和状态机两个模块, 即信号源经分频器分频后得到1Hz 脉冲,输出脉冲控制状态机中预置四个状态的循环,从而达到交通控制作用.该方案电路结构简单,使用器件少,易于安装和使用.但不宜于电路扩展,适用范围小,应用不广泛.方案三：采用VHDL 语言输入的方式实现交通信号灯控制器，并灵活运用了通用元件CBU14和CBU12作为4位二进制计数器和两位二进制计数器，简化了硬件电路，同时也给调试、维护和功能的扩展、性能的提高带来了极大的方便。
FPGA交通灯设计实训报告
FPGA实训报告实训设计题目基于FPGA的交通灯控制器设计作者 xxxxxxx 分院 xxxxxxxxxxxxxxxxxxx专业班级xxxxxxxxx指导教师（职称） xxxxxxxxxxxxxx 报告完成时间 2012年10月8日基于FPGA的交通灯控制器设计摘要：超高速硬件描述语言VHDL，是对数字系统进行抽象的行为与功能描述到具体的内部线路结构描述，利用EDA工具可以在电子设计的各个阶段、各个层系进行计算机模拟验证，保证设计过程的正确性，可大大降低设计成本，缩短设计周期。
本文介绍的数字秒表设计，利用基于VHDL的EDA设计工具，采用大规模可编程逻辑器件FPGA，通过设计芯片来实现系统功能。
交通灯控制系统可以实现路口红绿灯的自动控制。
基于FPGA设计的交通灯控制系统具有电路简单、可靠性强、实时快速擦写、运算速度高、故障率低、可靠性高,而且体积小的特点。
本设计采用Altera公司Cyclone系列的EPlC3T1444C8芯片，在Quartus II 软件平台上使用VHDL语言，采用自顶向下的设计方法对系统进行了模块化设计和综合，并进行了仿真。
该系统可实现十字路口红绿灯及左转弯控制和倒计时显示，仿真结果结果表明系统能够自动控制交通灯转变。
关键词：EDA；交通灯；VHDL目录引言 (1)1 FPGA概述 (2)1.1 FPGA的简介 (2)1.2 FPGA的应用 (2)2 VHDL硬件描述语言 (3)2.1 VHDL程序基本结构 (3)2.1.1 实体 (3)2.1.2 结构体 (3)2.1.3 库 (4)2.2 VHDL语言 (4)2.2.1 VHDL文字规则 (4)2.2.2 VHDL数据对象 (4)2.2.3 VHDL数据类型 (4)2.2.4 VHDL顺序语句 (5)2.2.5 VHDL并行语句 (5)3系统设计与仿真 (6)3.1 系统介绍 (6)3.1.1 设计任务 (6)3.1.2 设计要求 (6)3.2 系统设计仿真 (6)3.2.1 系统框图设计 (7)3.2.2 系统时序状态图设计 (7)3.2.3 系统工程设计流程图 (8)3.2.4 芯片选择 (8)3.3 功能模块设计与仿真 (8)3.3.1 分频器模块设计 (8)3.3.2 控制模块设计 (9)3.3.3 倒计时模块设计 (10)3.3.4 信号处理模块设计 (11)3.3.5 数据译码模块设计 (12)3.3.6 显示模块设计 (14)3.4 顶层文件设计 (17)结论 (19)参考文献： (19)基于FPGA的交通灯控制器设计xxxxx专业xxxx班xxxx 指导教师xxxx引言当今社会是数字化的社会，是数字集成电路广泛应用的社会。
基于FPGA的智能交通信号灯的设计
基于FPGA的智能交通信号灯的设计智能交通信号灯是一个重要的交通设施，能够引导道路上的交通流动，提高道路交通的效率和安全性。
传统的信号灯系统通常是固定的时间间隔来控制交通流量，但是这种方式无法根据实际道路情况做出灵活的调整，并且无法提前预测交通拥堵的情况。
基于FPGA的智能交通信号灯设计可以利用其高度可编程的特性，结合实时数据分析，实现智能的信号控制系统。
首先，设计智能交通信号灯需要采集道路上的实时交通数据。
可以利用传感器、视频监控等技术，获取车辆的数量、速度、流量等信息，以及行人的行走情况。
这些数据将作为信号灯系统的输入，用于实时分析和控制。
其次，设计一个智能交通信号灯的控制算法。
基于FPGA的灵活性，可以采用神经网络、遗传算法等方法，对采集到的实时数据进行分析和预测，进而生成相应的信号控制策略。
通过实时调整信号灯的绿灯时间，根据交通流量的情况的不断优化信号灯的控制算法，进一步提高交通效率。
接下来，利用FPGA实现智能交通信号灯的控制系统。
FPGA具有高度可编程的特性，可以根据设计需求进行灵活的硬件设计。
使用HDL语言（如Verilog或VHDL）来编写信号灯控制逻辑，并通过FPGA进行硬件设计与实现。
FPGA还可以与传感器、通信模块等其他硬件设备进行连接，实现与外部数据的交互。
最后，进行实际的实验和测试。
将设计好的智能交通信号灯系统应用于实际的道路交通场景中，收集实际使用情况下的数据，进一步改进和优化系统性能。
通过实验和测试，可以验证智能信号灯系统的可行性和实用性，并对系统进行改进和完善。
总结起来，基于FPGA的智能交通信号灯设计需要从数据采集、控制算法、硬件设计和实验测试等方面进行综合考虑。
通过充分利用FPGA的高度可编程性和实时性，结合实时数据分析和控制算法，可以实现更加智能和高效的交通信号灯系统，提高道路交通的流畅性和安全性。
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合肥学院综合课程设计报告题目：基于ＦＰＧＡ的交通灯设计专业：电子信息工程班级：０９电子（２）班姓名：周峰导师：成绩：２０１２年１２月１１日基于ＦＰＧＡ的交通灯设计一：题目要求1：主干道绿灯时，支干道红灯亮，反之亦然，两者交替允许通行。
主干道每次放行40秒，支干道每次放行30秒。
每次路灯亮，前10秒为左转灯亮，后5秒为黄灯亮。
余下为直行灯亮、2：能实现正常的倒计时显示功能。
3：能实现总体清零功能；计数器由初始状态开始计数，对应状态的指示灯亮。
二：题目分析1：在十字路口东西方向和南北方向各设一组左转灯、；显示的顺序为：左转灯绿灯黄灯红灯。
2：设计一个倒计时显示器。
倒计时只显示总体时间。
主干道左转灯、红灯、绿灯和黄灯亮的时间分别是10秒、30秒、25秒、5秒。
支干道左转灯、红灯、绿灯和黄灯亮的时间分别是10秒、40秒、15秒、5秒状态表如表3-1所示：3三：选择方案1：方案一在VHDL设计描述中，采用自顶向下的设计思路，该思路在自顶向下的VHDL 设计描述中，通常把整个设计的系统划分为几个模块，然后采用结构描述方式对整个系统进行描述。
根据实验设计的结构功能，来确定使用哪些模块以及这些模块之间的关系。
通过上面的分析，不难得知可以把交通灯控制系统划分为3个模块：时钟模块、控制模块、分频模块。
2：方案二不采用方案一的分模块设计，直接用进程写程序。
该程序由7个进程组成，进程P1将CLK信号分频后产生1秒信号，P2形成0-49的计数器，进程P3、P4用来控制的信号灯亮灭的，其中P5、P6产生数码管显示的倒数的十进制形式。
进程P7实现状态转换和产生状态转换的控制信号，进而控制数码管显示。
由于方案一中使用进程会使程序变得很复杂，不易理解，所以我采用了方案二。
四：方案二ASM图设计开关控制部分ASM图ASM图说明：i、j、k、分别代表开关状态；1表示开关闭合，为高电平；0表示开关断开为低电平。
当开关处于不同的状态时，分别给变量G不同的值，用来实现控制通行时间。
五：模块设计模块图说明：Clk：1HZ时钟信号Urgency：复位信号，高电平有效Led[7..0]:分别表示主干道和支干道的左拐黄红绿灯E_W[7..0]:表示主干道的倒计时显示时间S_N[7..0]: 表示支干道的倒计时显示时间六：模块仿真模块仿真图模块仿真说明：Clk：1HZ时钟信号Urgency：复位信号，高电平有效Led[7..0]:分别表示主干道和支干道的左拐黄红绿灯E_W[7..0]:表示主干道的倒计时显示时间S_N[7..0]: 表示支干道的倒计时显示时间七：硬件测试及说明将程序编写好并仿真完成后，选择需要下载的芯片型号并分配引脚，分配好后再次进行编译，之后下载到硬件中，有如下现象：实物图如上图：从左起:第一和第二个数码管表示主干道的倒计时时间。
第三和第四个数码管表示支干道的倒计时时间。
八个二极管分别表示主干道的左拐、红灯、黄灯、绿灯和支干道的左拐、红灯、黄灯、绿灯。
具体运行状态说明：倒计时显示主干道和支干道的倒计时时间。
主干道左转灯、红灯、绿灯和黄灯亮的时间分别是10秒、30秒、25秒、5秒。
支干道左转灯、红灯、绿灯和黄灯亮的时间分别是10秒、40秒、15秒、5秒状态表如表支干道5秒倒计时结束后，又继续返回到第一条循环进行。
验证了设计完成了预定功能。
八：结论在本设计中出现的问题有很多，比如程序的组合，一开始我只是简单的将编好的控制模块，分频模块组合在一起，进行编译的时候并没有报错，而仿真结果也是看似正确，因为只有主程序得到编译。
最后一步是硬件的仿真，程序下载之后，数码管不亮，二极管也不亮，我检查程序，也没有错误，接入引脚也是正确的（虽然之前有几次是因为引脚接错位和芯片的错误使用，以及功能仿真与时序仿真的不同），启动之后就是不亮，经过反复检查，复位键和保持键有些失灵，按下几次之后即恢复正常工作，和之前期望的完全相同。
本设计中出现的错误以及查找和改正错误的过程是最大的收获，这不仅是对我知识的考察，也是一种实际应用能力的证明，经过两天不间断的检查和纠正，程序才算初步成功可编译，然而对已仿真的结果常常又不能尽人意，还要时不时的修改程序已达到期望的目标，最后下载硬件的时候更是麻烦，本来仿真是完美的，可就是硬件实现出问题，这足足花了一下午的时间检查错误，程序基本没错，就是硬件失灵，按了好几次复位与保持才使程序正确运行，这是对硬件了解太少所导致的后果，以后学习检查硬件也是我学习的重点！至此，本设计圆满成功！九：参考文献[1] 潘松，黄继业.EDA技术使用教程. 北京：科学出版社,2006[2] 黄任.VHDL入门.解惑.经典实例.经验总结.北京：北京航空航天大学出版社[3] 徐志军，徐光辉.CPLD/FPGA的开发与应用.北京：电子工业出版社,2002[4] 李洪伟，袁斯华基于quartus 2的FPGA/CPLD的设计电子工业出版[5]VHDL数字电路设计教程乔庐峰王志功等译电子工业出版[6]EDA技术实验讲义杭州康芯电子有限公司附录：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY traffic ISPORT (clk,urgency:IN STD_LOGIC;led:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0);E_W,S_N:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0));END traffic;ARCHITECTURE rtl OF traffic ISBEGINPROCESS(clk)BEGINIF urgency ='0' THEN --清零，东西南北红灯亮；led<="10000001";E_W<="00000000";S_N<="00000000";ELSIF clk'event AND clk='1' THENIF E_W="00000000" AND S_N="00000000" THEN -- 10,40E_W<="00010000"; -- 主干道左拐灯亮、支干道红灯亮S_N<="01000000";led<="10000100";ELSIF E_W="00000000" AND S_N="00110000" THEN --00,30E_W<="00100100";S_N<="00110000";led<="00010100";ELSIF E_W="00000000" AND S_N="00000101" THEN --00,05,E_W<="00000101";S_N<="00000101";led<="00100100";ELSIF E_W="00000001" AND S_N="00000001" THEN --00,00E_W<="00110000";S_N<="00010000";led<="01001000";ELSIF E_W="00100000" AND S_N="00000000" THEN --20,00E_W<="00100000";S_N<="00010101";led<="01000001";ELSIF E_W="00000100" AND S_N="00000000" THEN --05,00E_W<="00000101";S_N<="00000101";led<="10000010";ELSIF E_W="00000100" AND S_N="00000000" THEN --04,00E_W<="00000101";S_N<="00000101";led<="10000010";--ELSIF E_W<="00000001" AND S_N="00000001" THEN--led<="01000010";ELSIF E_W(3 DOWNTO 0)=0 THEN -- 防止时间跑偏E_W<=E_W-7;--S_N<=S_N-7;ELSIF S_N(3 DOWNTO 0)=0 THEN--E_W<=E_W-7;S_N<=S_N-7;ELSEE_W<=E_W-1; --秒表倒计时S_N<=S_N-1;END IF;END IF;END PROCESS;END rtl;。