关于SDRAM阻抗匹配
DDR2-SDRAM 的关键指导手册
DIMM ：双列直插式存储模块（dual In-line memory module）DDR 地址、片选及其他控制线：单端阻抗50欧。
应走成菊花链状拓扑，可比ddrclk 线长1000－2500mil，绝对不能短。
图1 菊花链拓扑和fly-byDDR 数据线，ddrdqs，ddrdm 线：单端阻抗50欧，最好在同一层布线。
数据线与时钟线的线长差控制在50mil 内。
其中要特别注意DQS的走线，要满足3W规则。
PCB布线顺序：数据线-> 地址线-> 控制线-> 时钟。
其中数据线包括DQ/DQS/DM，它们都是在时钟的双沿发生操作。
当有两片DDR PHY时，电源输入不提倡使用链接方式，即从一个PHY输入，然后从该PHY引出直接接入下一个PHY，这样容易造成下一个PHY引入前面PHY所产生的噪声，并且如加入隔离电感的话，致使下一个PHY的电压降过低，影响其正常工作。
合适方法是：在电源走线的开头分成两路，类似并联的方法，两路走线长度相似，加入相同的退耦电路。
DDR各信号线的上拉电压（Vtt）也采用供电电压的布局和走线，还有就是Vtt采用独立的电压变换器，而不是从供电电源电阻分压得来。
在信号过孔附近缺少返回路径的情况下，则此信号过孔会大大增高其阻抗。
可以在过孔周围增加四个地过孔，减少时延降低串扰的一个规则是，并行走线的间距大于走线到地平面的距离的两倍。
在DDR的设计上有三类电源，它们是VDD、VTT和Vref。
VDD的容差要求是5% 。
Vref要求更加严格的容差性，但是它承载着比较小的电流。
显然，它只需要很窄的走线，且通过一两个去耦电容就可以达到目标阻抗的要求。
由于Vref相当重要，所以去耦电容的摆放尽量靠近器件的管脚。
将Vref的去耦电容靠近Vref管脚摆放；Vtt的去耦电容摆放在最远的一个SDRAM外端；VDD 的去耦电容需要靠近器件摆放BGA拉线注意整齐美观，DDR信号分组走，同组走同层，过孔数及过孔位置保持一致。
SDRAM 等长布线总结
SDRAM 等长布线总结(注：以下内容来自网络，正确与否请自行判断)等长布线总结等长线是为了减少信号相对延时，常用在高速存储器的地址和数据线上，简单来说：等长线的作用，就是让信号传输的速度一致。
I2C总线无需画等长线，虽然i2C信号与内存一样都是有相对时序要求，但由于信号频率较低，此时由导线长度引起的延时不足以影响正常时序，所以无需等长。
当然如果等长也没什么不好的。
差分线与一样，高速信号要注意等长，比如USB，低速信号无需特别注意线长度，比如485。
差分线在布线时要2根线要尽可能保持等距。
高速信号有效的建立保持窗口比较小，要让数据和控制信号都落在有效窗口内，数据、时钟或数据之间、控制信号之间的走线长度差异就很小。
具体允许的偏差可以通过计算时延来得到。
其实一般来说，时序逻辑信号要满足建立时间和保持时间并有一定的余量。
只要满足这个条件，信号是可以不严格等长的。
然而，实际情况是，对于高速信号来说(例如DDR2、DDR3、FSB)，在设计的时候是无法知道时序是否满足建立时间和保持时间要求(影响因素太多，包括芯片内部走线和容性负载造成的延时差别都要考虑，很难通过计算估算出实际值)，必须在芯片内部设置可控延时器件(通过寄存器控制延时)，然后扫描寄存器的值来尝试各种延时，并通过观察信号(直接看波形，测量建立保持时间)来确定延时的值使其满足建立时间和保持时间要求。
不过同一类信号一般只对其中一根或几根信号线来做这种观察，为了使所有信号都满足时序要求，只好规定同一类信号走线全部严格等长。
上面说的是高速并行信号。
对于高速的串行信号，如果是带时钟的，时钟和串行数据也必须满足建立保持时间要求，所以也要控制好长度。
有些高速串行信号虽然带时钟，但这个时钟不是用来锁存数据而是一个频率较低的参考时钟，那么数据和时钟以及多个通道之间的数据的skew就可以宽松很多，不用严格等长，因为接收芯片是能够正确找出每个通道的起始位并且把参考时钟经过PLL倍频和相移来锁存数据的。
sdram pcb 设计规则
sdram pcb 设计规则SDRAM PCB设计规则SDRAM（Synchronous Dynamic Random Access Memory）是一种常见的内存芯片，它在计算机系统和其他电子设备中广泛使用。
为了确保SDRAM能够稳定、高效地工作，PCB（Printed Circuit Board）的设计需要遵循一些特定的规则。
1. 电源和地线规则：SDRAM需要稳定的供电和有效的接地。
为了实现这一点，在设计过程中应遵循以下规则：- 为SDRAM芯片提供一组独立的电源和地线，以减少电源噪声。
- 在布局过程中，将电源和地线尽可能靠近SDRAM芯片，并使用足够宽度的铜层来降低电阻和电感。
2. 布局规则：好的布局是确保SDRAM性能的重要因素。
以下是一些建议的布局规则：- 将SDRAM芯片放置在离CPU和其他重要器件尽可能近的位置，以缩短信号路径。
- 尽量避免将SDRAM芯片放置在热源附近，以防止温度升高而导致性能下降。
- 在布局过程中，遵循良好的信号完整性原则，如避免过长的导线或者过多的弯曲。
3. 信号完整性规则：为了保证信号在PCB上的传输完整性，应遵循以下规则：- 确保时钟和数据线的匹配长度，以防止时序偏差。
- 使用适当的信号层和层间间距来隔离敏感的时序信号，以减少噪声干扰。
- 使用合适的阻抗匹配来提高信号传输的质量，防止反射和信号衰减。
4. 热管理规则：SDRAM在高频运行时会产生热量，因此在设计过程中需要考虑热管理问题：- 在PCB中加入散热孔或金属散热片，以增加散热表面积并提高散热效果。
- 确保周围环境的通风良好，避免过热影响SDRAM的性能。
综上所述，设计符合SDRAM的PCB需要遵循电源和地线规则，布局规则，信号完整性规则以及热管理规则。
这些规则旨在最大程度地提高SDRAM的性能、稳定性和可靠性。
在设计过程中，请确保严格遵守相关规范和标准，以确保SDRAM的最佳工作状态。
关于阻抗匹配,如何进行设置
为使产品达到EMI辐射标准，往往需要给系统增添一些复杂的滤波器、屏蔽密封材料和其他一些昂贵的元器件。
由于电磁相互作用的本质相当复杂，因而确定EMI辐射究竟是从什么地方泄漏出去的非常困难，所以降低EMI辐射常常被认为是“魔术”，因此我们常盲目地使用一些单凭经验的解决办法。
然而那些单凭经验的解决办法是根据以前的技术发展起来的，不一定适用于当今的设计实践。
不添加任何元器件往往不可能降低系统的辐射干扰，但如果仔细分析系统内部某些值得注意的信号，就可以减少需要添加的元器件，从而降低系统的制造成本。
共模电流和EMI辐射EMI辐射主要由共模电流引起。
所谓共模电流主要是指那些在意料不到的地点所出现的电流。
共模电流与附近的输入/输出电缆或其他没有很好屏蔽的导体耦合，从而引起了辐射。
共模电流常由各种不同的设计缺陷而造成。
PC线路板上的走线路径（trace）是为了让所有返回的电流通过线路板的参考平面（通常是电源平面或者地平面）中的走线路径直接返回。
然而并非所有的返回电流都能够直接经过信号走线返回。
因为试图找到电感最小的返回路径，返回的电流会蔓延到整个平面上。
大部分返回电流将经过设计的走线返回，但并非全部电流都会通过规定的走线返回，从而导致部分电流在那些从未想到的不该出现的地方出现了。
线路板的布局设计对高速信号来说常常不是最佳的。
例如高速时钟的布线路径越过线路板参考平面的断面（如电源平面中的连接不同直流电源的供电线路部分）时，返回电流一定会找到某些其他的路径流回电源。
即使在越过电源平面的裂口处放上电容器，由于电容器、必要的通孔、衬垫等的附加电感，也会使返回电流中的高频率成分不仅仅局限于信号布线的走线中。
另外一个常见的问题是当高频信号线路的布线经过信号通孔连接到线路板的不同层面时发生的。
此时返回电流一定会越过一个层面流到另外一个层面（可能通过电容耦合、附加电感、通孔等），电流返回电源的路径常常出人意料。
虽然产生共模电流的原因多种多样，并且很难预测，但是所有的共模电流都来自有意义的信号电流，这一点是100%正确的。
SDRAM走线仿真
SDRAM 信号完整性分析SDRAM在车载视觉核心板布线中是最关键的一环，需要慎重考虑其具体的布线策略。
此部分工作频率高，数据吞吐量大，且容易受到外界环境的干扰，也容易影响到其它电气设备的工作，如果数据传输因此出现错误则可能导致严重后果。
一、SDRAM走线规则设定考MICRON提供的关于SDRAM走线建议并根据实际情况对规则设定如下：1、时钟线、控制线、地址线、数据线进行分组，其中数据线和地址线由于线数较多，又分为几个小组（四位一组）；2、设定时钟线、控制线、地址线和数据线的线宽，参考MICRON提供的技术资料，都设定为7mil；3、设定各信号组组内和组间间距，组内保持至少14mil的间距（含与过孔间的间距），组间保持20mil以上的间距；4、相邻两层之间走线尽量保持垂直，减小重合面积，从而减小两线之间的串扰；5、关于去耦电容及SDRAM供电电源引脚走线均采用20mil线宽；6、去耦电容及供电电源脚过孔大小统一设定为内径10mil，外径20mil；二、SDRAM走线仿真规则设定1、驱动时钟的设定驱动时钟根据信号分组中不同信号的工作频率设定不同的驱动时钟周期以及占空比，其中占空比统一设置为50%，地址线组和数据线组的驱动时钟周期统一设定为100MHz，时钟周期也设定为100MHz；2、关于上升沿过冲的设定参考SDRAM 数据手册上关于供电电压和I/O口输入电压的最大电压值（对地4.6V）可以知道允许的最大过冲电压为1.3V，超过该电压很可能导致器件的损坏；3、关于上升沿下冲的设定该值需要参考最小输入高电平电压（2.000V）值，设定为1.3V；4、关于下降沿过冲的设定由于I/O输入最大电压是参考VSS而言，因此也设定为1.3V；5、关于下降沿下冲的设定此处参考SDRAM的IBIS模型中关于阈值电平的电压值1.5V，设定下降沿下冲的最大值为1.5V；6、关于阻抗设定由于DSP和SDRAM的端口特性阻抗皆为50ohm，因此原则上讲应当设定PCB走线的特性阻抗为50ohm，但考虑到电路板的实际情况，设定为40~60ohm；三、布线及仿真中遇见的问题1、关于阻抗匹配的问题由于PCB走线的特征阻抗与其本身的宽度、厚度以及周围的介质有关系，通常带状线和为带线的阻抗也不尽相同，按照目前的PCB层叠结构以及所选用的铜箔的厚度以及填充介质等因素，参考DSP及SDRAM输入输出端口的特征阻抗50ohm，通过软件Polar Si6000计算要使PCB走线的特征阻抗也为50ohm，这需要使线宽约为15.6mil，显然不太合适；考虑降低芯板的厚度来减小走线的宽度，要达到50ohm的特征阻抗，参考欣豐卓群科技（北京）有限公司提供的关于芯板及填充介质的常用厚度，在芯板厚度为4.7mil的情况下，为带线的特性阻抗在线宽为7mil 时能够满足要求；但考虑到电路板是安装在汽车上，汽车会有剧烈的振动，因此如果PCB 板太薄，机械强度很可能不够同时也可能因为产生较大的形变从而使电路板上元器件按损坏导致系统的崩溃，因此拟采用外加匹配电阻的方式来实现阻抗匹配，从而降低反射；2、关于匹配电阻放置位置的问题由于DSP 与SDRAM 之间存在做数据的双向传输，因此严格来说各自都是源端同时也是终端，串联电阻放置在哪段都可以。
DDRSDRAM布线规则
DDRSDRAM布线规则DDRSDRAM布线规则是指在电路板上设计和布置DDRSDRAM的电路和连线时需要遵循的一些规则和原则。
DDRSDRAM是一种双倍速率同步动态随机存储器，用于高速数据存储和访问，因此布线规则尤为重要，可以确保信号的完整性和稳定性，提高系统的性能和可靠性。
以下是DDRSDRAM布线规则的一些重要方面：1.线长匹配：DDRSDRAM的布线中，所有的时钟、地址、数据和控制信号必须尽量保持相等的线长。
由于DDRSDRAM使用双倍速率，信号频率较高，线长差异可能导致信号到达时间不一致，影响系统的稳定性。
通过保持线长相等，可以降低信号的传输延迟，减少时钟失真和时序错误。
2.地与电源平面：DDRSDRAM的布线中，要为信号线和电源线提供良好的地和电源环境。
通过使用地和电源平面，可以降低信号线上的互损耗和串扰，提高信号的信噪比和阻抗匹配。
电源平面还可以提供稳定的电源供应，减少功率噪声和波动对信号传输的影响。
3.信号隔离：DDRSDRAM的布线中，需要将不同类型的信号线进行隔离，避免互相干扰。
例如，时钟信号和数据信号应尽量分开布线，以减少互相之间的串扰。
同时，还应将高速信号线和低速信号线进行分离，避免高速信号对低速信号的影响。
4.差分信号：DDRSDRAM的部分信号采用差分传输方式，例如，地址和数据线。
在布线时，要确保差分线对称和匹配。
差分线对称性可以减少共模噪声的影响，而差分线匹配可以提高差分信号的传输效率和抗干扰能力。
5.终端电阻：DDRSDRAM的布线中，需要正确设置终端电阻来匹配信号线的特性阻抗。
终端电阻的作用是反射信号的能量，减少信号反射和回波干扰。
正确设置终端电阻可以提高信号的传输质量，减少时序错误和噪声。
6.时序调整：DDRSDRAM的布线中，需根据具体的DDRSDRAM芯片和系统要求进行时序调整。
时序调整包括延迟设置、预充电设置和时钟节拍调整等。
通过合理设置时序参数，可以确保DDRSDRAM正常工作，提高数据传输的稳定性和速度。
sdram pcb 设计规则
sdram pcb 设计规则SDRAM (Synchronous Dynamic Random Access Memory)是一种同步动态随机存取存储器，被广泛应用于计算机和其他电子设备中。
SDRAM PCB (Printed Circuit Board)设计规则是在设计SDRAM模块时需要遵循的一些准则和规范，以确保模块的性能、稳定性和可靠性。
下面是一些与SDRAM PCB设计相关的参考内容：1. PCB布局：- 确保SDRAM芯片和相关元件之间的连接尽可能短，以减少信号传输的延迟。
- 高速信号线应避免过长的走线，并尽量采用直线走线方式，以减少信号的反射和干扰。
- 将SDRAM芯片和电源引脚放置在接近功耗滤波电容的位置，以最大程度地降低功耗线的阻抗。
- 合理规划地面和电源平面，确保它们之间有足够的距离，以减少地平面与电源平面之间的串扰。
2. 信号完整性：- 为时钟信号、地址信号和控制信号提供低阻抗、低噪声的电源电压。
这可以通过增加电源滤波电容和合理布局电源和地线来实现。
- 使用阻抗匹配技术，保持信号走线的阻抗与适配SDRAM的驱动器和终端之间的要求一致。
- 通过添加补偿差分走线、增加差分走线间距、使用扇出缓冲器等措施，减少信号串扰和互相干扰。
3. 电源和地线：- 提供足够的地平面和电源平面，以减少信号回流路径的长度和电磁干扰。
- 采用较大的电源与地引脚走线，以增加电源回流的路径，减小引脚区距离，提高电源稳定性。
- 使用分区式供电和分离式地线布局，以降低供电噪声和信号引起的传导和射频辐射干扰。
4. DDR引脚布局和输形：- DDR (Double Data Rate)是SDRAM的一种改进版本，它有更高的数据传输速率和更复杂的信号分布。
在布局和输形过程中，应遵循DDR的特殊要求，如匹配长度差异、避免信号回流突变等。
5. 噪声控制：- 在PCB设计中使用分离式地线和电源布局可减少地线回流并降低供电噪声。
sdram信号线等长处理
sdram信号线等长处理SDRAM（同步动态随机存取存储器）是一种常见的内存类型，被广泛应用于计算机和其他电子设备中。
在设计电路板时，处理SDRAM信号线等长是非常重要的。
如果SDRAM信号线长度不一致，可能会导致信号传输延迟，影响系统性能。
那么，如何处理SDRAM信号线等长呢？首先，我们需要了解SDRAM信号线的作用。
SDRAM信号线用于在主板和SDRAM芯片之间传输数据和控制信号。
由于信号在传输过程中会遇到阻抗不匹配和传输延迟等问题，因此需要将SDRAM信号线等长处理，以保证信号的同步和稳定性。
在处理SDRAM信号线等长时，首先要进行信号路径规划。
即确定信号线的走向和长度，使各个信号线的长度尽量保持一致。
这样可以降低信号传输延迟，提高系统的稳定性和性能。
在进行信号路径规划时，可以使用专业的设计软件，如Cadence Allegro等，来帮助实现信号线等长处理。
另外，还可以采用控制线的方式来处理SDRAM信号线等长。
即引入控制线，通过调整控制线的长度来实现信号线的等长处理。
这种方法可以有效地控制信号线的长度差异，提高系统的稳定性和可靠性。
除了信号路径规划和控制线调整外，还可以采用差分信号线和匹配线的方式来处理SDRAM信号线等长。
差分信号线可以有效地抑制信号干扰和传输失真，提高系统的抗干扰能力。
而匹配线则可以确保信号线的长度一致，提高系统的同步性和稳定性。
总的来说，处理SDRAM信号线等长是设计电路板时需要重点考虑的问题。
通过合理的信号路径规划、控制线调整、差分信号线和匹配线等方法，可以有效地实现SDRAM信号线的等长处理，提高系统的性能和可靠性。
希望以上内容能对大家有所帮助，谢谢！。
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【摘】请教关于SDRAM阻抗匹配的问题
分类：layout相关2014-05-23 10:07 380人阅读评论(0) 收藏举报现在正在做4755与SDRAM连接，SDRAM的频率为166M，手册上说是需要阻抗匹配的，大概是60欧。
参考君正给的参考设计发现其在SDRAM的地址线源端串联了一个33欧电阻。
显然，这33欧电阻是用来做阻抗匹配的。
问：参考设计所说的60欧的阻抗包不包括这33欧电阻呢？
答：这个60欧的阻抗应该是传输线的特征阻抗，不包括33欧姆电阻。
那个电阻是去振铃的，但振铃就是阻抗不匹配造成的，匹配了就没振铃了。
问：用串联电阻做阻抗匹配的话，还需不需要计算走线的阻抗？还是说两者都需要？
答：DRAM Layout时第一就要保证走线的阻抗，例如 DDR的数据线保证特征阻抗为50-60欧姆，差分信号线为100-120欧姆。
如果不加串联电阻，其实大多数情况下，也可以正常跑起来。
但是，为了可靠性来讲，并不建议这样做。
如果在在DRAM的端口串联一个电阻，可以使DRAM端口的输出阻抗加上这个串联电阻阻抗等于传输线的特征阻抗，简单的说这样可以有效的避免信号反射，提高可靠性。
问：如果我用POLAR计算得传输线的阻抗为87欧，DRAM端口的输出阻抗为22欧，是不是说我只要串联一个65欧的就行？如果这样的话，那么很多书上写的：传输线阻抗为50欧是什么意思呢？
是的，加入电阻式串行匹配的一种方式。
传输线阻抗为50欧是这个意思：在信号的传输过程中，在信号沿到达的地方，信号线和参考平面（电源平面或地平面）之间由于电场的建立，就会产生一个瞬间的电流，如果传输线是各向同性的，那么只要信号在传输，就会始终存在一个电流I，而如果信号的输出电平为V，则在信号传输过程中（注意是传输过程中），传输线就会等效成一个电阻，大小为V/I，我们把这个等效的电阻称为传输线的特征阻抗Z。
要格外注意的是，这个特征阻抗是对交流（AC）信号而言的，对直流（DC）信号，传输线的电阻并不是Z，而是远小于这个值。
举例：50欧姆就是这个Z。
问：2层板怎么解决阻抗问题？
阻抗控制是要有参考层的（就是所谓的地或电源层），需要参考层没问题，但参考层可以和信号线在同一面，叫Coplanar Strip。
不过这个对布线要求更高，弄起来更麻烦。
两层板的阻抗控制比较累吧，如果底层敷地的话容易产生阻抗不连续！双面板阻抗控制的问题是50欧姆线太宽了。
如果偶尔需要，不太关键的信号，可以用coplanar凑合一段。
2层板不考虑阻抗，运气好也跑得起来，但是稳定性不敢说。
玩玩可以，做产品不要这样。
高频的东西，该遵守的规则还是要遵守。
问：如果sdram布线的时候不考虑阻抗会怎么样？（也就是说直接串个33欧的电阻，不考虑做阻抗板）
使dram端口的输出阻抗加上这个串联电阻阻抗等于传输线的特征阻抗。
如果频率不高,线又很短不考虑阻抗也可以。
问：“如果线小于6inch的话是可以不考虑阻抗，只要差不多就行了”，请问是不是有这一说法？？？
线路的阻抗匹配，在高频上主要是看这段线是否要被视为传输线。
是否视为传输线和这段线的尺寸及主要的信号波长相关。
有的说法是，长度是波长的1/20以下，传输时间是上升沿的多少分之一，还有个什么条件，满足了就可以认为是集总参数的较为理想的线，不太用管阻抗了。
此时，如果条件许可，尽量匹配阻抗也是有好处的，减小反射。
问：pcb走线相对于高频信号有一个特征阻抗，串接进去的电阻怎么相对于高频就按其电阻值算呢？电阻相对于高频的特征阻抗难道就是其阻值吗？
我的理解是…要是做匹配的话…假如你设计的传输线50欧的…但是器件的阻抗实际上并不都是能与50欧传输线匹配的…而且还经常有各种拓扑结构…所以在终端接上器件就没办法匹配…出现瞬间阻抗不连续…引起反射…所以必须找一个外部的办法让器件与传输线匹配…其中之一就是串接一个电阻…让电阻和器件一起得到的阻抗与传输线匹配…这样就能实现
消除反射了…这个电阻是把传输线看成50欧的时候器件要与它匹配时候需要的电阻。
实体电阻是集总参数元件，其参数可以用集总RLC的串并联，etc，表示。
集总元件表现出来的是其在指定频率下的复数阻抗。
一般所说的特征阻抗，是无损传输线的同向行波电压和行波电流比给出的参数，是传输线专有的概念，对集总参数元件不适用。
集总参数元件在体积满足足够小的情况下，表现出来的特性就是其复数阻抗。
电阻一般就认为是其阻值，LC 参数考虑的貌似不多。
基本上就是这个意思，元件的参数是元件的；传输线的是传输线的，各算各家。
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首先要预估走线的长度，所谓传输线（Transmission Line）效应在高速PCB的布线中也不是普遍存在的，一般当走线产生的延迟接近其信号沿变化速度（rise/fall）的1/3（保守按
1/3算）时，需要面对传输线效应，采用各种端接（Terminate）的方式实现阻抗匹配加以解决；1/2到1/3之间建议纳入考虑范围；
保守计算：电信号在PCB线路中的传播速度取光速的一半，大约是30cm/ns，反射需要个跑来回，再对折，约15cm/ns；
SDRAM的信号延变化速度大致是1ns，其允许不考虑匹配的延迟范围大致是
15cm * 1/3 = 5cm = 1968mil，也就是说走线长度控制在5cm以内就能基本避免传输线效应，而无需端接；实际上放宽到1/2（7.5cm）也没问题；
如果走线长度超过5cm较多，那么再配合PCB的叠层(Stackup)间距，计算走线的阻抗和匹配的电阻值；一般原理图中由于不知道PCB的具体情况，所以都会串或并一些端接电阻的。