mips中为了减少停顿 采用的技术
实验一 流水线及流水线中的冲突
实验一流水线及流水线中的冲突程元彬PB12011076实验目的1.加深对计算机流水线基本概念的理解；2.理解MIPS结构如何用5段流水线来实现，理解各段的功能和基本操作；3.加深对数据冲突、结构冲突的理解，理解这两类冲突对CPU性能的影响；4.进一步理解解决数据冲突的方法，掌握如何应用定向技术来减少数据冲突引起的停顿。
5.加深对指令调度和延迟分支技术的理解；6.熟练掌握用指令调度技术来解决流水线中的数据冲突的方法；7.进一步理解指令调度技术和延迟分支技术对CPU性能的改进。
实验平台指令级和流水线操作级模拟器MIPSsim，实验内容和步骤首先要掌握MIPSsim模拟器的使用方法。
一、流水线及流水线中的冲突观察1. 启动MIPSsim。
2．根据预备知识中关于流水线各段操作的描述，进一步理解流水线窗口中各段的功能，掌握各流水寄存器的含义。
（用鼠标双击各段，就可以看到各流水寄存器的内容）3. 熟悉MIPSsim模拟器的操作和使用方法。
可以先载入一个样例程序（在本模拟器所在的文件夹下的“样例程序”文件夹中），然后分别以单步执行一个周期、执行多个周期、连续执行、设置断点等的方式运行程序，观察程序的执行情况，观察CPU中寄存器和存储器的内容的变化，特别是流水寄存器内容的变化。
4. 勾选配置菜单中的“流水方式”，使模拟器工作于流水方式下。
5．观察程序在流水线中的执行情况，步骤如下：(1)用MIPSsim的“文件”菜单中的“载入程序”来加载pipeline.s（在模拟器所在文件夹下的“样例程序”文件夹中）；(2)关闭定向功能。
这是通过在“配置”菜单中去选“定向”（即使得该项前面没有“√”号）来实现的；(3)用单步执行一周期的方式（“执行”菜单中，或用F7）执行该程序，观察每一周期中，各段流水寄存器内容的变化、指令的执行情况（代码窗口）以及时钟周期图；(4)当执行到第10个时钟周期时，各段分别正在处理的指令是：IF：ADDI $r6,$r0,8ID：ADD $r2,$r1,$r0EX：BGEZAL $r1,funcMEM：无WB：无画出这时的时钟周期图。
7_1 MIPS CPU概述(CP0和MIPS CPU中断机制)
7.1 MIPS CPU概述27.1.4 MIPS CPU中断机制●在MIPS体系结构中，最多支持4个协处理器(Co-Processor)。
其中，协处理器CP0是体系结构中必须实现的。
MMU、异常处理、乘除法等功能，都依赖于协处理器CP0来实现。
●MIPS的CP0包含32个寄存器。
本课程仅讨论常用的一些寄存器，如表7.1.2所示。
7.1.3 CP0表7.1.2CP0常用寄存器寄存器寄存器功能Register 0Index，作为MMU的索引用。
Register 10EntryHi，这个寄存器同EntryLo0/1一样，用于MMU中。
Register 11Compare，配合Count使用。
当Compare和Count的值相等的时候，会☐Status●这个寄存器标识了处理器的状态。
其中，中断控制的8个IM位和设定处理器大小端的RE位。
8个IM位，分别可以控制8个硬件中断源。
RE位这个Bit可以让CPU在大端（Big Endian）和小端（Little Endian）之间切换。
☐Cause●在处理器异常发生时，这个寄存器标识出了异常的原因，如图7.1.2所示。
其中，最重要的是从Bit2到Bit6，5个Bit的Excetion Code位。
它们标识出了引起异常的原因。
具体数值代表的异常类型。
☐EPC●这个寄存器的作用很简单，就是保存异常发生时的指令地址。
从这个地方可以找到异常发生的指令，再结合BadVAddr, sp, ra等寄存器，就可以推导出异常时的程序调用关系，从而定位问题的根因。
☐WatchLo/WatchHi●这一对寄存器可以用来设定“内存硬件断点”，也就是对指定点的内存进行监测。
当访问的内存地址和这两个寄存器中地址一致时，会发生一个异常。
●mfc0 rt, rd将CP0中的rd寄存器内容传输到rt通用寄存器；●mtc0 rt, rd将rt通用寄存器中内容传输到CP0中寄存器rd；●mfhi/mflo rt将CP0的hi/lo寄存器内容传输到rt通用寄存器中；●mthi/mtlo rt 将rt通用寄存器内容传输到CP0的hi/lo寄存器中；CP0主要操作●MIPS体系结构是一个无互锁，高度流水的五级pipeline架构，这就意味着，前一条指令如果尚未执行完，后一条指令有可能已经进入了取指令/译码阶段。
mips机设计原则
mips机设计原则
MIPS 机（MIPS Machine）是一种基于精简指令集（RISC）的计算机体系结构，它具有以下设计原则：
1. 简化指令集：MIPS 指令集的设计目标是保持简单性和高效性。
它只包含了一些基本的指令，如加载、存储、算术运算、逻辑运算和跳转等，从而减少了指令的数量和复杂度。
2. 固定长度指令：MIPS 指令集采用了固定长度的指令格式，通常为 32 位。
这种固定长度的指令格式有助于简化指令的解码和执行，提高了处理器的性能。
3. Load/Store 结构：MIPS 采用了 Load/Store 结构，即只有加载（Load）和存储（Store）指令可以访问内存。
其他指令只能操作寄存器，这有助于提高指令的执行速度。
4. 寄存器窗口：MIPS 架构使用了寄存器窗口（Register Window）的技术。
寄存器窗口允许程序员在一个时间段内访问大量的寄存器，而无需显式地保存和恢复寄存器。
5. 流水线设计：MIPS 处理器采用了流水线（Pipeline）的设计原则，将指令的执行过程分为多个阶段，从而提高了指令的并行执行能力。
6. 高效的编译器支持：MIPS 架构旨在为编译器提供高效的支持。
编译器可以利用 MIPS 的特性进行优化，生成高效的机器代码。
7. 可扩展性：MIPS 架构具有良好的可扩展性，可以通过增加更多的寄存器和指令来扩展其功能，以满足不同应用的需求。
这些设计原则使得 MIPS 机在性能、功耗和面积等方面具有优势，并且在嵌入式系统、网络设备和游戏机等领域得到了广泛的应用。
系统结构名词解释（3）
系统结构名词解释（3）系统结构名词解释结构冲突：因硬件资源满足不了指令重叠执行的要求而发生的冲突。
数据冲突：当指令在流水线中重叠执行时，因需要用到前面指令的执行结果而发生的冲突。
控制冲突：流水线遇到分支指令或其它会改变PC值的指令所引起的冲突。
定向：用来解决写后读冲突的。
在发生写后读相关的情况下，在计算结果尚未出来之前，后面等待使用该结果的指令并不见得是马上就要用该结果。
如果能够将该计算结果从其产生的地方直接送到其它指令需要它的地方，那么就可以避免停顿。
写后读冲突：考虑两条指令i和j，且i在j之前进入流水线，指令j用到指令i的计算结果，而且在i将结果写入寄存器之前就去读该寄存器，因而得到的是旧值。
读后写冲突：考虑两条指令i和j，且i在j之前进入流水线，指令j的目的寄存器和指令i的源操作数寄存器相同，而且j在i读取该寄存器之前就先对它进行了写操作，导致i读到的值是错误的。
写后写冲突：考虑两条指令i和j，且i在j之前进入流水线，，指令j和指令i的结果单元（寄存器或存储器单元）相同，而且j在i写入之前就先对该单元进行了写入操作，从而导致写入顺序错误。
这时在结果单元中留下的是i写入的值，而不是j写入的。
链接技术：具有先写后读相关的两条指令，在不出现功能部件冲突和Vi冲突的情况下，可以把功能部件链接起来进行流水处理，以达到加快执行的目的。
分段开采：当向量的长度大于向量寄存器的长度时，必须把长向量分成长度固定的段，然后循环分段处理，每一次循环只处理一个向量段。
半性能向量长度：向量处理机的性能为其最大性能的一半时所需的向量长度。
向量长度临界值：向量流水方式的处理速度优于标量串行方式的处理速度时所需的向量长度的最小值。
4.1解释下列术语指令级并行：简称ILP。
是指指令之间存在的一种并行性，利用它，计算机可以并行执行两条或两条以上的指令。
指令调度：通过在编译时让编译器重新组织指令顺序或通过硬件在执行时调整指令顺序来消除冲突。
stanford_university_mips_组织架构_解释说明
stanford university mips 组织架构解释说明1. 引言1.1 概述引言部分将介绍本文的主题——Stanford University MIPS组织架构。
MIPS （Microprocessor without Interlocked Pipeline Stages）指令集架构是一种经典的RISC（Reduced Instruction Set Computer）体系结构，由斯坦福大学开发和推广。
本文将详细解释MIPS组织架构的概念和原理，并深入讨论其指令集、寄存器、流水线技术以及优化策略。
1.2 文章结构为了更好地说明MIPS组织架构，本文将按照以下结构展开讨论：- 第2部分将简要介绍MIPS组织架构的概述，包括计算机体系结构的发展历程以及MIPS架构的特点。
- 第3部分将着重介绍MIPS指令集和寄存器，包括概述、寄存器结构和作用，以及指令格式和编码规则。
- 第4部分将深入探讨MIPS流水线技术及其优化策略，包括流水线基本概念和原理、MIPS流水线结构以及各个阶段功能介绍，以及相关问题和优化策略的讨论。
- 最后，第5部分将给出本文的结论和总结。
1.3 目的本文的目的是通过对Stanford University MIPS组织架构的详细解释，让读者了解MIPS体系结构及其特点，并探究其中涉及的指令集、寄存器、流水线技术以及优化策略。
通过文章的阅读，读者将能够更好地理解MIPS组织架构并在计算机体系结构领域有所提升。
我们希望这篇长文能够为读者提供一个全面而清晰的指南，进一步推动计算机科学领域的发展与创新。
2. MIPS组织架构:2.1 概述:MIPS（Microprocessor without Interlocked Pipeline Stages）是一种经典的RISC（Reduced Instruction Set Computer）微处理器架构。
它于1981年由斯坦福大学开发，旨在设计简单、高效的计算机体系结构。
MIPS架构
特定应用扩展（Application Specific Extension，ASE），可提升特定类型应用的性能，其包括： 业界标准MIPS32®和 MIPS64®架构的MIPS® DSP ASE信号处理扩展，能够提升客户SoC的媒体性能。 SmartMIPS® ASE，可在智能卡及其它安全数据应用中实现前所未有的安全性。 MIPS16e™代码压缩 ASE，能减少多达40%的存储器使用量。 MIPS-3D® ASE，可在数字娱乐和多媒体产品中实现高性能三维图像处理的一种具成本效益的解决方案。
发展历史
发展历史
1981年，斯坦福大学教授约翰·轩尼诗领导他的团队，实作出第一个MIPS架构的处理器。他们原始的想法 是通过指令管线化来增加CPU运算的速度。
1984年，约翰·轩尼诗教授离开斯坦福大学，创立MIPS科技公司。于1985年，设计出R2000芯片，1988年， 将其改进为R3000芯片。
MIPS64架构基于一种固定长度的定期编码指令集，并采用导入/存储（load/store）数据模型。经改进，这 种架构可支持高级语言的优化执行。其算术和逻辑运算采用三个操作数的形式，允许编译器优化复杂的表达式。 此外，它还带有32个通用寄存器，让编译器能够通过保持对寄存器内数据的频繁存取进一步优化代码的生成性能。
MIPS32架构基于一种固定长度的定期编码指令集，并采用导入/存储（load/store）数据模型。经改进，这 种架构可支持高级语言的优化执行。其算术和逻辑运算采用三个操作数的形式，允许编译器优化复杂的表达式。 此外，它还带有32个通用寄存器，让编译器能够通过保持对寄存器内数据的频繁存取进一步优化代码的生成性能。
MIPS芯片架构说明
MIPS芯片架构说明MIPS（Microprocessor without Interlocked Pipeline Stages）即无竞争流水线微处理器，是一种精简指令集（RISC）的芯片架构。
MIPS 架构由美国斯坦福大学的约翰·亨尼西等人于1981年提出，并于1984年成立MIPS公司进行商业化开发和推广。
MIPS架构在计算机领域有着广泛的应用，尤其在网络设备、数字视频处理、嵌入式系统等领域具有重要地位。
MIPS架构的设计理念是简化指令集，提高流水线效率，以提供高性能和高效能的微处理器。
MIPS指令集体系结构的特征包括：固定长度的32位指令；寄存器-寻址模式；延迟槽；无跳转偏移；定长延迟分支；乱序执行指令流水线；五级流水线等。
MIPS指令集是一种精简的指令集，通过减少指令种类、规定固定的指令格式和长度，以及简化指令的操作模式，达到提高指令执行效率的目的。
MIPS指令集包括加载存储指令，算术逻辑运算指令，分支和跳转指令，协处理器指令等。
MIPS架构采用寄存器-寻址模式来访问数据。
寄存器-寻址模式是指通过指定寄存器的编号来操作数据，而不是通过指定内存地址。
MIPS架构提供了32个通用寄存器，用于存储数据和中间结果，通过对寄存器的操作来实现数据的传输和计算。
这种设计简化了指令的编码和执行，提高了指令执行的效率。
MIPS架构中的延迟槽是指在条件分支指令后的一条或多条指令，不管条件是否满足都会执行。
延迟槽的设计可以充分利用流水线的性能，但需要程序员进行特殊的处理，以确保延迟槽的指令在分支满足或不满足时都能正确执行。
MIPS架构的指令集中，分支和跳转指令的目标地址是相对于当前指令的偏移地址。
相对地址的设计简化了指令的编码和目标地址的计算，提高了指令的执行效率。
MIPS架构中的乱序执行指令流水线是指将多条指令按照最大并行度进行重排序，在这个过程中可能会引入数据依赖、资源竞争等问题。
为了解决这些问题，MIPS架构采取了一系列的措施，如指令重排序、数据前推、动态分支预测等，以提高指令的并行度和流水线的效率。
5.5 MIPS指令概述
计算机组成原理第五章指令系统5.5 MIPS指令概述1MIPS指令概述■MIPS (Microprocessor without Intellocked Pipleline Stages)是80年代初期由斯坦福大学Hennessy教授领导的研究小组研制成功；■属于精简指令集计算机RISC(Reduced Instruction Set Computer)；■MIPS指令集有MIPS I，MIPS II，MIPS III，MIPS IV，MIPS V，MIPS32，和MIPS64多个版本；■早期主要用于嵌入式系统，如Windows CE的设备，路由器，家用网关和视频游戏机，现在已经在PC机、服务器中得到广泛应用1MIPS指令概述■MIPS指令集有以下特点：♦简单的Load/Store结构♦易于流水线CPU设计♦易于编译器开发♦MIPS指令的寻址方式非常简单，每条指令的操作也非常简单2MIPS 指令格式概述000000R s R t shamtR d 6bits funct5bits 5bits 5bits 5bits 6bitsR 型指令OP R s R t 6bits 立即数5bits 5bits16bits I 型指令OP 6bits 立即数26bits J 型指令■只有三种指令格式♦Rs,Rt 分别为第一、二源操作数；Rd 为目标操作数；♦双目、Load/Store: Rs 和立即数是源操作数，Rt 为目标操作数；♦条件转移: Rs,Rt 均为源操作数；♦26位立即数作为跳转目标地址的部分地址寄存器名寄存器编号用途说明$s00保存固定的常数0$at 1汇编器的临时变量$v0～$v12～3子函数调用返回结果$a0～$a34～7函数调用参数1～3$t0～$t78～15临时变量，函数调用时不需要保存和恢复$s0～$s716～23函数调用时需要保存和恢复的寄存器变量$t8～$t924～25临时变量，函数调用时不需要保存和恢复$k0～$k126～27中断、异常处理程序使用$gp28全局指针变量(Global Pointer)$sp 29堆栈指针变量(Stack Pointer)$fp 30帧指针变量(Frame Pointer)$ra31返回地址(Return Address)3MIPS 寄存器♦还有32个32位单精度浮点寄存器f 0-f 31♦还有2个32位乘、商寄存器H i 和L 0；乘法法分别存放64位乘积的高、低32位；除法时分别存放余数和商。
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mips中为了减少停顿采用的技术
MIPS是一种常用的指令集架构，它采用了一系列的技术来优化指令的执行过程，从而减少停顿，提高程序的执行效率。
本文将介绍MIPS中为了减少停顿所采用的一些技术。
一、流水线技术
流水线技术是指将指令的执行过程分为若干个阶段，然后将不同指令的不同阶段交错在一起，从而使得多条指令可以同时执行，提高了程序的执行效率。
MIPS中采用了五级流水线技术，将指令的执行过程分为取指阶段、译码阶段、执行阶段、访存阶段和写回阶段。
这样，每条指令在执行时都可以同时进行不同的阶段，从而提高了程序的执行效率。
二、分支预测技术
分支指令是指在程序执行过程中需要根据条件进行跳转的指令。
在MIPS中，分支指令的执行会影响到流水线的执行顺序，从而导致停顿的发生。
为了减少这种停顿，MIPS采用了分支预测技术。
分支预测技术是指根据历史执行情况，对分支指令的跳转方向进行预测。
如果预测正确，程序可以继续执行；如果预测错误，程序会回滚到分支指令的位置重新执行。
通过这种技术，可以减少分支指令带来的停顿，提高程序的执行效率。
三、乱序执行技术
乱序执行技术是指在流水线执行过程中，根据指令之间的依赖关系，动态调整指令的执行顺序，从而减少停顿的发生。
MIPS中采用
了乱序执行技术，将指令的执行顺序动态调整，使得不同指令之间的依赖关系得到了更好的处理。
通过这种技术，可以充分利用流水线的并行性，提高程序的执行效率。
四、多发射技术
多发射技术是指在一个时钟周期内同时发射多条指令，从而提高程序的执行效率。
MIPS中采用了多发射技术，将流水线分为多个单元，并且每个单元都可以发射一条指令。
通过这种技术，可以使得多条指令可以同时执行，提高程序的执行效率。
五、数据前推技术
数据前推技术是指在指令执行过程中，将计算结果直接传递给需要使用这个结果的指令，从而减少停顿的发生。
MIPS中采用了数据前推技术，将计算结果直接传递给需要使用这个结果的指令，从而避免了停顿的发生，提高了程序的执行效率。
六、预取技术
预取技术是指在程序执行过程中，提前将需要使用的数据从内存中读取到缓存中，从而减少停顿的发生。
MIPS中采用了预取技术，通过预取器将需要使用的数据提前读取到缓存中，从而避免了停顿的发生，提高了程序的执行效率。
总之，MIPS中为了减少停顿采用了多种技术，包括流水线技术、分支预测技术、乱序执行技术、多发射技术、数据前推技术和预取技术。
这些技术的应用使得指令的执行过程更加高效，从而提高了程序的执行效率。