DSP 时钟和低功耗模式
数字信号处理(DSP)应用系统中的低功耗设计
数字信号处理(DSP)应用系统中的低功耗设计随着电池供电系统应用的日趋广泛，许多系统特别是便携式产品都面临低功耗设计的问题，以DSP 为核心的应用系统当然也不例外。
本文就TMS320 系列定点DSP 器件为例，介绍一些行之有效的降低功耗的设计方法。
一、合理选择DSP 器件应根据系统要求来选择合适的DSP 器件。
在典型的DSP 应用系统中，通常其核心是由一片或多片DSP 构成数据处理模块，由于系统运算量大且速度要求高，因此DSP 内部的部件开关状态转换十分频繁，这使得DSP 器件的功耗在应用系统的功耗中占有相当的比例，所以设计人员在进行电路低功耗设计时要熟悉DSP 及其相关产品的情况。
DSP 器件的功耗与该系统的电源电压有关，同一系列的产品，其供电电压也可能不同，如TMS320C2XX 系列中供电电压就有5V 和3.3V 两种，在系统功耗是系统设计首要目标的情况下，应尽可能地选择低电压供电的DSP 器件。
选择3.3V 低电压供电的DSP 除了能减小DSP本身的功耗以降低系统的总功耗外，还可以使外部逻辑电路功耗降低，这对实现系统低功耗有着重要的作用。
DSP 生产厂家也比较注重系统功耗的问题，德州仪器公司（TI）为实现低功耗应用系统而设计了一批新型的DSP 器件，以其中的TMS320C55X 为例，C55X 可以在0.9V 和0.05mW/MIPS 环境下运行，传输速率可达800MIPS，其功耗相当于TI 上一代芯片C54X 功耗的15%左右，非常适合应用于电池供电系统。
此外，TI 公司还充分考虑DSP 电源供电设计的问题，为支持DSP 设计的TPS767D3XX 将两个1-A 线性稳压器和两个上电复位开关封装在一起，它不仅降低组件数量和电路板大小，使系统的成本降低，对于系统降低功耗也有重要的作用。
TPS767D3XX 在全部1-A 输出范围内提供极快的瞬态响应、低压差和几。
集成电路设计中的时钟和功耗优化技术
集成电路设计中的时钟和功耗优化技术时钟和功耗优化是集成电路设计中非常重要的方面，可以有效提高电路性能和节约能源，同时也是当前芯片设计领域的研究热点。
本文将从时钟优化和功耗优化两个方面进行详细介绍。
一、时钟优化技术1. 时钟树优化：时钟树是整个芯片中传输时钟信号的网络，它对芯片的性能和功耗有着重要影响。
时钟树优化主要包括减小时钟路径长度、降低时钟树的总延迟和功耗等。
常见的时钟树优化方法有缩短时钟路径、合理选择时钟分频器和缓冲器的位置、优化时钟网络拓扑结构等。
2. 延时优化：在芯片设计中，减少信号传输路径的延时对于电路性能至关重要。
延时优化包括时钟信号的路径缩短、减小信号传输的总延迟和时钟相位的优化等。
常用的延时优化技术有时钟分频、时钟缓存、时钟同步等。
3. 相位锁定环（PLL）优化：相位锁定环是一种常用的时钟生成电路，用于产生高精度的时钟信号。
对于功耗敏感的应用，如移动设备，降低PLL的功耗是非常重要的。
PLL优化主要包括降低锁相环的功耗、减小振荡频率杂散分量等。
常见的PLL优化技术有自适应的反馈路径控制、降低参考振荡器功耗、优化环路滤波器等。
4. 时钟数据路径提前调整：时钟数据路径调整是为了保证时序的正确性，即通过调整时钟和数据信号的相对到达时间来消除时钟抖动和数据抖动引起的错误。
时钟数据路径调整可以通过合理选择时钟和数据线的长度、调整时钟缓存器的位置等方式进行优化。
二、功耗优化技术1. 切片功耗优化：切片是集成电路中的最基本单元，切片功耗对芯片功耗的影响非常大。
切片功耗优化主要包括降低切片开关功耗、减少切片功耗峰值等。
常见的切片功耗优化技术有时钟门控、比特反转（bit-reversal）编码等。
2. 动态功耗优化：动态功耗是由时钟驱动的开关电流引起的功耗，是芯片功耗的主要组成部分。
动态功耗优化主要包括降低时钟频率、减小开关电流和降低动态功耗峰值。
常见的动态功耗优化技术有时钟门控技术、优化时钟缓存和时钟同步等。
第五章DSP时钟及低功耗模式
5.3 WD定时器
特点： 1) 8位WD计数器溢出时产生系统复位； 2) 计数器的时钟由预标定因子选择(6种)； 3) 当正确的组合写入WD键寄存器，能清除WD 计数器；否则引起系统复位； 4) 不正确的WD检查位会产生系统复位； 5) WD计数器在系统复位后自动启动； 6) 保证系统故障或看门狗自身故障时产生可靠的 系统复位。
5 时钟及低功耗模式
5.1 5.2 5.3 5.4
时钟 WATCHDOG定时器时钟 WD定时器 低功耗模式
5.1 时钟
引脚： 时钟输入：XTAL1/CLKIN XTAL2 时钟输出：CLKOUT/IOPE0(SCSR1.14控制) 滤波回路：PLLF PLLF2 电源：PLLVccA Vss 控制：SCSR1.9~11 0.5~4倍频
WD寄存器
WDCNTR WDKEY WDCR
WDCNTR
WDKEY
WDCR
WDCR
WDFLAG：0没有由WD引起复位；1由 WD引起复位 WDDIS：当SCSR2中WD OVERRIDE位为 1时，该位可写。0允许WD；1禁止WD WDCHK2~0：WD检验位，必须为101B WDPS2~0：WD预定标位
5.4 低功耗模式
由指令IDLE引起(SCห้องสมุดไป่ตู้R1(13,12)) 时钟域：CPU时钟域（用于CPU逻辑）和 系统时钟域（外设时钟和CPU中断时钟） 低功耗模式
退出低功耗模式
复位：可退出任何低功耗模式 外部中断：XINTx可退出除HALT以外的 低功耗模式 唤醒中断：某些外设具有启动器件时钟 的能力，并产生中断
PLL旁路模式
DSP电源系统的低功耗设计
DSP电源系统的低功耗设计随着科技的不断进步，数字信号处理(DSP)在许多领域得到了广泛应用，如通信、音频、视频等。
DSP芯片是整个系统的核心，其性能直接影响系统的质量和功耗。
因此，设计一种低功耗的DSP电源系统至关重要。
在设计低功耗的DSP电源系统时，可以从电源的选择、电源管理技术以及电路设计等方面入手。
1.电源的选择a.高效率电源：选择高效率的DC-DC转换器作为DSP的电源供应，提高整个系统的功耗效率。
b.深睡眠和快速唤醒模式：选择支持低功耗模式的电源，如深睡眠模式和快速唤醒模式。
在DSP不工作时，将电源转到低功耗模式，从而降低功耗。
c.动态电压调整(DVC)：根据DSP工作负载的变化，动态调整电压供应，以降低功耗。
2.电源管理技术a.关闭未使用的模块:将DSP中未使用的模块关闭，以减少功耗。
例如，关闭未使用的内存和接口模块。
b.时钟管理:根据DSP的实际需求，选择合适的时钟频率和功耗模式。
降低时钟频率和功耗模式可以有效地降低功耗，但同时也会降低DSP的性能。
c.特定功耗优化算法:应用特定的优化算法，如动态电压频率缩放(DVFS)等，根据工作负载动态调整DSP的电压和频率。
这样可以在保证系统性能的前提下降低功耗。
d.睡眠模式管理:在DSP不工作时，将其切换到睡眠模式，降低功耗。
睡眠模式下，关闭不必要的模块，减少功耗。
3.电路设计a.降低电路的静态功耗:通过合理的电路设计，降低电路的静态功耗，如减少待机模式下电源的漏电流。
b.降低电路的动态功耗:减少电路的开关频率，降低动态功耗。
例如，使用较低的时钟频率和功耗模式，以及合理控制总线和存储器的访问次数。
c.优化供电网络:在电路设计中，合理配置供电网络，减少电源纹波和噪声对DSP的影响，提高系统的稳定性和效率。
4.软件优化a.降低算法复杂度:在软件开发过程中，选择合适的算法和数据结构，降低DSP的计算复杂度，从而降低功耗。
b.降低数据处理量:优化数据处理的过程，减少不必要的计算和数据移动操作，降低功耗。
DSP复习题
《DSP 复习题》一题名词解释20哈佛结构，流水线，MIPS,MAC,MOPS,MFLOPS，DARAM(双访问存储器)二题填空题25●DSP的选择应从数据格式，数据宽度，运算速度，存储器的安排，开发的难易程度，支持多处理器，功耗和电源管理以及器件的封装几个方面来考虑。
●CAN的通信距离最远可达10KM(传输速度为5Kbps)；最高通信速度可达1Mbps(传输距离40m)。
●TMS320F2812中串行外设接口SPI是一个高速的同步串行输入输出接口，其可编程的传输数据长度为 1～16位，工作于全双工时需要4个引脚参与数据传送，它们分别是 SPISIMO,SPISOMI,SPISTE,SPICLK ，并且具有两种工作方式，分别为主模式和从模式●串行总线与并行总线相比，具有较少的控制和数据线的优点，因而得到广泛应用。
串行接口可分为三种，分别为单总线、双总线和多总线接口。
SPI属于多总线接口。
●哈佛结构可以获得更高的数据处理速度。
TMS320F2812 采用了增强哈佛结构总线数目一共有6条，它们分别是PAB,DRAB,DWAB,PRDB,DRDB,DWDB三题简答题251、TMS320F2812的片内外设中,比如SCI,SPI和McBSP，大量采用FIFO用于串行数据传输。
试述什么是FIFO,其又有什么特点？（见笔记）2、试画出基本DSP系统的构成图,并加以说明。
（P2页）3、试画出DSP应用系统的设计流程图，并加以说明（P3页）4、简述什么是DSP(数字信号处理器)，其有什么特点？（P5）5、试说明TI公司DSP芯片分类及其各自的特点和应用范围。
（P6）6、简述TMS320F2812 的SCI通信接口的特点；7、简述TMS320F2812 的SPI通信接口的特点；接受和发送可同时操作(可通过软件屏蔽调发送功能)通过中断（Interrupt）或查询方式(Poll Algorithms)实现发送和接收操作12个SPI模块控制寄存器（其中3个是FIFO，每个寄存器16位，低字节有效，高字16X16发送/接受FIFO，同时可延时发送（0～256个SPICLK 时钟）9、结合图说明TMS320F2812 锁相环工作原理。
异步DSP核心设计：更低功耗,更高性能(精)
异步DSP核心设计：更低功耗，更高性能目前，处理器性能的主要衡量指标是时钟频率。
绝大多数的集成电路(IC)设计都基于同步架构，而同步架构都采用全球一致的时钟。
这种架构非常普及，许多人认为它也是数字电路设计的唯一途径。
然而，有一种截然不同的设计技术即将走上前台：异步设计。
这一新技术的主要推动力来自硅技术的发展状况。
随着硅产品的结构缩小到90纳米以内，降低功耗就已成为首要事务。
异步设计具有功耗低、电路更可靠等优点，被看作是满足这一需要的途径。
异目前，处理器性能的主要衡量指标是时钟频率。
绝大多数的集成电路(IC)设计都基于同步架构，而同步架构都采用全球一致的时钟。
这种架构非常普及，许多人认为它也是数字电路设计的唯一途径。
然而，有一种截然不同的设计技术即将走上前台：异步设计。
这一新技术的主要推动力来自硅技术的发展状况。
随着硅产品的结构缩小到90纳米以内，降低功耗就已成为首要事务。
异步设计具有功耗低、电路更可靠等优点，被看作是满足这一需要的途径。
异步技术由于诸多原因曾经备受冷落，其中最重要的是缺乏标准化的工具流。
IC设计团队面临着巨大的压力，包括快速地交付设备，使用高级编程语言和标准的事件驱动架构(EDA)工具，帮助实施合成、定时和验证等任务。
如果异步设计可以使用此类工具，那么可以预计将会出现更多采用异步逻辑组件的设备。
在过去，小型异步电路仅用作同步电路的补充。
仅仅在最近，新发布的商用设备才主要基于异步设计。
但是此类设备主要针对小众市场，如要求超低功耗和稳定电流的嵌入式感应器。
我们正在见证一款完全基于异步逻辑的通用数字信号处理器(DSP)核心横空出世。
无论是IC设计人员还是最终用户，它带来的好处数不胜数。
同步与异步目前的数字设计事实上采用的是同步设计技术。
由于历史原因，这种方法得到了改良，设计工具也不断演化。
目前有一种标准流以高级语言为基础，可实现快速开发。
同步设计还可以轻松地扩展设备性能。
设计人员只须提高时钟频率，就能使设计变得更快。
TI DSP应用系统低功耗设计方案
无线及有线系统设计师均必须重视电源效率问题，尽管双方的出发点不尽相同。
对于移动设备而言，更长的电池使用寿命、更长的通话时间或更长的工作时间都是明显的优势。降低电源要求意味着使用体积更小的电池或选择不同的电池技术，这在一定程度上也缓解了电池发热问题。
对于有线系统而言，设计师可通过减小电源体积、减少冷却需求以及降低风扇噪声来提高电池效率。人们很少会提到这样一个事实：提高电源效率还可节省空间，用以增加能够提高系统性能的组件，尤其是设计小组希望添加一个以上处理器时，这一点非常重要。
设计嵌入式 DSP 处理器或系统功耗要求严格的系统时，采用 DSP 专用技术、操作系统及其支持软件可以降低功耗。超越传统技术的 DSP 或双处理器设计在节约能量方面表现出色。
本文将讨论传统及专门针对 DSP 的功耗优化技术，首先对使用到的术语和原理进行定义与说明。功耗基础知识
互补金属氧化物半导体 (CMOS) 电路的总功耗是动态功耗与静态功耗之和 [参考资料 3]：
不过，对于特定任务集，降低 CPU 时钟速率也会成比例地延长执行该任务集的时间，因此必须仔细分析应用以确保满足其实时需求。
静态功耗主要是由于晶体管漏电流造成的。一般说来，CMOS 电路的静态功耗很低，与其动态功耗相比可以忽略不计。嵌入式应用在不工作期间通常会“闲置”CPU 时钟以减少动态功耗，从而显著降低总体功耗。
电源管理器写入并读取时钟空闲配置寄存器，并通过控制 CPU 时钟速率及稳压电路的平台特定型功率扩展库 (PSL) [参考资料. 5]直接与 DSP 硬件相连接。PSL 将电源管理器及应用的其他部分与频率和电压控制硬件的低级实施细节相隔离。
第一章 简述DSP
第1章认识DSP数字信号处理技术(Digital Signal Processing简称DSP)在日常生活中正发挥着越来越重要的作用，现代数学领域、网络理论、信号与系统、控制理论、通信理论、故障诊断等领域无一例外的都需要数字信号处理作为基础工具。
其技术已经广泛应用于多媒体信号处理、通信、工业控制、雷达、天气预报等领域，也正是有了数字信号处理器技术才使得诸多领域取得了革命性的变化，数字信号处理技术本身拥有两成含义:一方面指的完成数字信号处理工作的处理器器件，另一方面指专门针对数字信号处理而设计实现的特殊算法和结构。
数字信号处理器技术的学习在嵌入式领域也占了相当大的比重，但由于其放大而复杂的硬件结构和灵活多变的软件设计方法，数字信号处理的学习往往对于初学者来说是无从下手的，到底应该怎样去学习DSP呢？这本书正是为了解决这个问题而诞生的，作为开头序章，在本章当中先来了解一下DSP的一些基础知识，了解DSP的基本概念，现在就让为我们来认识一下到底什么是DSP！1.1 DSP基础知识数字信号处理器(DSP)由最初的作为玩具上面的一个控制芯片，经过二三十年的发展，已经成为了数字化信息时代的核心引擎，广发用于家电、航空航天、控制、生物工程以及军事等许许多多需要实时实现的领域当中。
在全球的半导体市场中，未来三年DSP将保持着最高的增长率。
据美国权威机构SIA 2006年6月的预测，从2006年~2008年，半导体平均年增长率为10%，而DSP的平均年增长率则近20%。
2007年DSP市场规模将首次超过100亿美元，创新的应用前景非常广阔。
事实上我们生活在一个模拟的世界，这个世界充满了颜色、影像、声音等和各种可以由线路或通过空气传输的信号。
数字技术提供这些真实世界现象与数字信号处理的接口。
数字服务者所提供的每一件事情都是以模拟数字转换A/D开始而以数字模拟转换D/A为结束，而其中所进行的就是各种各样复杂的数字运算处理。
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第4章时钟和低功耗模式
片内集成有PLL(锁相环)电路。
外接的基准晶体+PLL(锁相环)电路共同组成系统时钟
电路。
有关引脚：
XTAL1/CLKIN：外接的基准晶体到片内振荡器输入引脚；
如使用外部振荡器，外部振荡器的输出必须接该脚。
XTAL2：片内PLL振荡器输出引脚；
CLKOUT/IOPE0：该脚可作为时钟输出或通用IO脚；可
用来输出CPU时钟或看门狗定时器时钟；由系统控制状态寄存器（SCSR1)中的位14决定。
当不作时钟输出时，就可作通用I/O。
复位时，本脚配置为CLKOUT。
4.1 锁相环（PLL）
PLL支持从0.5∼4倍输入时钟频率的乘法因子。
PLL还可控制低功耗操作。
PLL的倍率由系统控制状态寄存器（SCSR1)的位11∼9来决定。
如下表所示。
复位时，倍率默认为0.5。
两种时钟方式：
（1）内部时钟：只需外接晶体振荡器
（2）外部时钟：把外部时钟接至XTAL1/CLKIN脚
2.外部滤波器电路回路
用来抑制信号的抖动和电磁干扰。
电路中存在大量噪声，通过实验来确定滤波器回路元件。
5.PLL旁路方式
可对片内PLL实现旁路，通过复位时拉低TRST、TMS和TMS引脚来实现。
此时改变系统时钟的唯一方法是改变输入频率，系统的时钟与外输入时钟相同。
此时，不需滤波器元件。
使用片内时钟：CLKIN的时钟频率4∼20MHz
使用片外时钟：CLKIN的时钟频率4∼30MHz
（对2407A为40MHz）
4.2 看门狗定时器时钟
当时钟CPUCLK=40MHz,WDCLK来自于：
WDCLK＝CLKOUT/512=78125Hz
WDCLK是由看门狗定时器的外围器件生成的。
4.3 低功耗模式
有一IDLE（睡眠）指令，可关闭CPU时钟，节约能耗。
当收到一个中断请求或者复位时，CPU会退出睡眠状态。
4.3.1 时钟域
有两个时钟域：
（1）CPU时钟域:包含大部分CPU逻辑的时钟；
（2）系统时钟域：包含外设时钟（来自CLKOUT分频）和用于CPU中断逻辑的时钟。
IDLE1模式：当CPU进入睡眠状态，CPU时钟域停止，系统时钟域继续运行。
IDLE2模式：当CPU进入睡眠状态，CPU时钟域和系统时钟域均停止，进一步降低功耗。
HALT模式：振荡器（即输入到PLL的时钟）和WDCLK被
关闭。
当执行IDLE指令时，系统控制状态寄存器（SCSR1)的
13、12位指明进入哪一种低功耗模式。
0 0CPU进入IDLE1模式
0 1CPU进入IDLE2模式
1 x CPU进入HALT模式
4.3.2 退出低功耗模式
1.复位
复位信号可使器件退出IDLE模式。
2.外部中断
外部中断xINTx可使器件退出低功耗模式，但不能退出HALT模式。
3.唤醒中断
有些外设具有启动器件时钟的能力，然后产生一个中断去响应一定的外部事件。
4.3.3 片内闪存断电
进入HALT模式之前，片内闪存可以被断电，会使电流消耗到最低。