4_verilog_hdl语法解析
第04讲 Verilog-HDL语法——第2部分 语法要点
` timescale
`timescale 说明延时单位及延时精度
格式：`timescale <time_unit> / <time_precision> 如：`timescale 1 ns / 100 ps
`timescale必须在模块之前出现 `timescale 1 ns / 100 ps // All time units are in multiples of 1 nanosecond module MUX2_1 (out, a, b, sel); output out; input a, b, sel; wire sel_;
12 'H83a 8'b1100_ 0001 64'hff01 9'O17 32'bz01x 3’b1010_ 1101 6.3 32e- 4 4.1E3 unsized decimal (zero-extended to 32 bits) unsized hexadecimal (zero- extended to 32 bits) 8-bit binary 64-bit hexadecimal (zero- extended to 64 bits) 9-bit octal Z-extended to 32 bits 3-bit number, truncated to 3’b101 decimal notation scientific notation for 0.0032 scientific notation for 4100
hex
oct
dec
bin
ACSII
string
time
strength module
转义符
\t \n \\ \” %% \<1-3 digit octal number>
verilog语法
第三章 Verilog HDL的基本语法前言Verilog HDL是一种用于数字逻辑电路设计的语言。
用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。
Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。
这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。
Verilog模型可以是实际电路的不同级别的抽象。
这些抽象的级别和它们对应的模型类型共有以下五种：∙系统级(system):用高级语言结构实现设计模块的外部性能的模型。
∙算法级(algorithm):用高级语言结构实现设计算法的模型。
∙RTL级(Register Transfer Level):描述数据在寄存器之间流动和如何处理这些数据的模型。
∙门级(gate-level):描述逻辑门以及逻辑门之间的连接的模型。
∙开关级(switch-level):描述器件中三极管和储存节点以及它们之间连接的模型。
一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。
其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。
利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。
Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。
这种行为描述语言具有以下功能：∙可描述顺序执行或并行执行的程序结构。
∙用延迟表达式或事件表达式来明确地控制过程的启动时间。
∙通过命名的事件来触发其它过程里的激活行为或停止行为。
∙提供了条件、if-else、case、循环程序结构。
∙提供了可带参数且非零延续时间的任务(task)程序结构。
Verilog HDL
Verilog HDL基本程序结构用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型，也称为模块，是Verilog 的基本描述单位。
模块描述某个设计的功能或结构以及与其他模块通信的外部接口，一般来说一个文件就是一个模块，但并不绝对如此。
模块是并行运行的，通常需要一个高层模块通过调用其他模块的实例来定义一个封闭的系统，包括测试数据和硬件描述。
一个模块的基本架构如下：module module_name (port_list)//声明各种变量、信号reg //寄存器wire//线网parameter//参数input//输入信号output/输出信号inout//输入输出信号function//函数task//任务……//程序代码initial assignmentalways assignmentmodule assignmentgate assignmentUDP assignmentcontinous assignmentendmodule说明部分用于定义不同的项，例如模块描述中使用的寄存器和参数。
语句用于定义设计的功能和结构。
说明部分可以分散于模块的任何地方，但是变量、寄存器、线网和参数等的说明必须在使用前出现。
一般的模块结构如下：module <模块名> (<端口列表>)<定义><模块条目>endmodule其中，<定义>用来指定数据对象为寄存器型、存储器型、线型以及过程块。
<模块条目>可以是initial结构、always结构、连续赋值或模块实例。
下面给出一个简单的Verilog模块，实现了一个二选一选择器。
例2-1 二选一选择器（见图2-1）的Verilog实现图2-1 例2-1所示的二选一电路module muxtwo(out, a, b, s1);input a, b, s1;output out;reg out;always @ (s1 or a or b)if (!s1) out = a;else out = b;endmodule模块的名字是muxtwo，模块有４个端口：三个输入端口a、b和s1，一个输出端口out。
第三章 Verilog HDL的基本语法汇总
512个单元，每个单元为32位
3.3 Verilog HDL的运算符
算术运算符 逻辑运算符 关系运算符 等值运算符 位运算符 缩减运算符 移位运算符 条件运算符 拼接运算符
1.算术运算符
算术运算符包括： + （加法运算符或正值运算符，如x+y，+8） - （减法运算符或负值运算符，如x-y，-90） * （乘法运算符，如x*y） / （除法运算符，如x/y） % （取模运算符，如x % y）
1．间隔符: Verilog 的间隔符主要起分隔文本的作用，可以使 文本错落有致，便于阅读与修改。
间隔符包括空格符（\b）、TAB 键（\t）、换行符（\n）及 换页符。
2．注释符:注释只是为了改善程序的可读性，在编译时不起作用。 多行注释符(用于写多行注释): /* --- */； 单行注释符 :以//开始到行尾结束为注释文字。
3．标识符和关键词
标识符:给对象（如模块名、电路的输入与输出端口、变
量等）取名所用的字符串。以英文字母或下划线开始
如，clk、counter8、_net、bus_A 。
关键词:是Verilog语言本身规定的特殊字符串，用来定义 语言的结构。例如，module、endmodule、input、 output、wire、reg、and等都是关键词。关键词都是小 写，关键词不能作为标识符使用 。出始终根据输入的变化而 更新其值的变量,它一般指的是硬件电路中的各种物理 连接.
例:网络型变量L的值由与门的驱动信号 a和b所决定，即L＝a&b。a、b的值发 生变化，线网L的值会立即跟着变化。
a
&L
Verilog HDL的基本语法
常量
什么是常量？
在程序运行过程中，其值不能被改变的 量称为常量。 例如：数字、参数等
常量----数字
1、整数: 在Verilog HDL中,整型常量即整常数有以 下四种进制表示形式:
1) 2) 3) 4) 二进制整数(b或B) 十进制整数(d或D) 十六进制整数(h或H) 八进制整数(o或O)
常量----数字
4、下划线:
下划线可以用来分隔开数的表达以提高程 序可读性。但不可以用在位宽和进制处,只 能用在具体的数字之间。见下例: 16'b1010_1011_1111_1010 //合法格式 8'b_0011_1010 //非法格式
常量----参数
在Verilog HDL中用parameter来定义常 量,即用parameter来定义一个标识符代表 一个常量,称为符号常量,即标识符形式的 常量,采用标识符代表一个常量可提高程序 的可读性和可维护性。
常量----参数
parameter型格式如下： parameter 参数名1＝表达式，参数名2＝表 达式, …， 参数名n＝表达式; parameter msb=7; //定义参数msb为常量7 parameter e=25, f=29; //定义二个常数参 数 parameter r=5.7; //声明r为一个实型参数
模块内容
2、功能定义： 模块中最重要的部分是逻辑功能定义部分。有三 种方法可在模块中产生逻辑。 1）.用“assign”声明语句 2）.用实例元件 3）.用“always”块
模块内容
2、功能定义： 1）.用“assign”声明语句
如： assign a = b & c;
模块内容
2、功能定义： 2）.用实例元件 如： and and_inst( q, a, b );
了解VerilogHDL语法规则吗，看完这篇就知道了
了解VerilogHDL语法规则吗，看完这篇就知道了本节介绍Verilog HDL语法规则，包括文字规则、数据对象及运算符的使用等。
Verilog HDL文字规则1.关键词与标识符关键词是Verilog HDL中预先定义的单词，它们在程序中有特别的使用目的。
已经被用作关键词的单词不可以在程序中另作他用，见表3-1。
不同版本的Verilog HDL硬件描述语言中定义的关键词数目略有变化，Verilog 1995的关键词有97个，Verilog 2001共102个。
标识符是用户编程时给对象定义的名称，对象包括：常量、变量、模块、寄存器、端口、连线、示例和beginend块等元素。
定义标识符时应遵循如下规则：只能由26个大小写英文字母、数字和下划线组成。
标识符的第一个字符必须是英文字母或下划线。
字符中的英文字母区分大小写。
【例3-7】判断下面标识符是否合法。
2.注释与C语言一样，硬件描述语言中的注释也不会被编译。
在Verilog HDL中有两种形式的注释方式：采用/* */，多用于多行注释。
采用//，用于单行注释。
【例3-8】注释举例。
在实际使用中，很多公司的编程规范明确表明，注释行中不提倡采用第一种/**/的注释方式，不允许使用中文注释。
3.常数的表示在Verilog HDL中，常数用来表示在程序中不随意变化的量，常数分为整数、实数及字符串三大类型。
(1)整数型常数是数字电路中最常用到的类型，在Verilog HDL中有两种表示方法：简单的十进制格式，例如-50、6等。
基数格式，其表达方式一般如下：〈位宽〉是十进制数值表示的常数化成二进制时对应的宽度，〈进制符号〉用进制符号b或B(二进制)、o或O(八进制)、d或D(十进制)、h或H(十六进制)表示常数的进制格式，即二进制、八进制、十进制、十六进制这4种进制表示。
数字的位宽可以默认，如果没有定义长度，数的长度由具体机器系统决定(至少是32位)。
【例3-9】常数表示方法举例。
VerilogHDL语法基础
VerilogHDL语法基础⼀个复杂电路的完整Verilog HDL模型是由若个Verilog HDL 模块构成的，每⼀个模块⼜可以由若⼲个⼦模块构成。
利⽤Verilog HDL语⾔结构所提供的这种功能就可以构造⼀个模块间的清晰层次结构来描述极其复杂的⼤型设计。
每个模块的内容都是嵌在module和endmodule两个语句之间，每个模块实现特定的功能，模块是可以进⾏层次嵌套的。
每个模块⾸先要进⾏端⼝定义．并说明输⼊(input)和输出(output)，然后对模块的功能进⾏逻辑描述。
Verilog HDL程序的书写格式⾃由，⼀⾏可以写⼏个语句，⼀个语句也可以分多⾏写。
除了endmodule语句外，每个语句的最后必须有分号。
⼀个模块是由两部分组成的，⼀部分描述接⼝；另⼀部分描述逻辑功能，即定义输⼊是如何影响输出的。
模块(block)的组成Verilog HDL结构完全嵌在module和endmodule声明语句之间，每个Verilog程序包括4个主要部分：端⼝定义，I／O说明，信号类型声明和功能描述。
module<模块名>(<端⼝列表>)；端⼝说明(input,output,inout)参数定义(可选)数据类型定义连续赋值语句(assign)过程块(initial 和 always)⾏为描述语句低层模块实例任务和函数延时说明块endmodule模块声明模块声明包括模块名和端⼝列表。
其格式如下：module 模块名（端⼝１，端⼝２，端⼝３，…）；模块结束的标志为关键字：endmodule。
端⼝定义input(输⼊端⼝),output(输出端⼝)和inout(双向端⼝)。
格式如下：input 端⼝名1，端⼝名2，………,端⼝名N; //输⼊端⼝output 端⼝名1，端⼝名2，………,端⼝名N; //输出端⼝inout 端⼝名1，端⼝名2，………,端⼝名N; //输⼊输出端⼝也可以写在端⼝声明语句⾥,其格式如下(为了代码的可读性，⼀般不这么写)：module module_name(input port1,input port2,…output port1,output port2… );信号类型说明信号可以分为端⼝信号和内部信号；1. 所有信号都必须进⾏数据类型的定义，如寄存器类型（reg等）,连线类型（wire等）；2. 如果信号没有定义数据类型，则综合器将其默认为wire型；3. 端⼝的位宽最好定义在端⼝定义中,不要放在数据类型定义中；4. 不能将input和inout类型声明为reg型；模块的端⼝表⽰的是模块的输⼊和输出⼝名，也就是说，它与别的模块联系端⼝的标识。
Verilog-HDL中的基本语法
一个完整的源程序都应当加上需要的注释， 以加强程序的可读性。
2.2 Verilog HDL的语法
2.2.1 空白符和注释
Verilog HDL的空白符包括空格、tab符号、换行 和换页。
空白符如果不是出现在字符串中，编译源程序 时将被忽略。
8. 条件操作符(Conditional operators)
条件操作符为：？：
条件操作符的操作数有3个，其使用格式为
操作数 = 条件 ？ 表达式1：表达式2；
即当条件为真（条件结果值为1）时，操作数 = 表达式1；为假（条件结果值为0）时，操作数 = 表达 式2。
9. 位并接操作符（Concatenation operators） 并接操作符为：｛｝ 并接操作符的使用格式： ｛操作数1的某些位，操作数2的某些位，…，操作数n 的某些位｝；
位运算操作符包括：~（按位取反）、&（按位与）、 |（按位或）、^（按位异或）、^~或~^（按位同或）。
在进行位运算时，当两个操作数的位宽不同时， 计算机会自动将两个操作数按右端对齐，位数少的操 作数会在高位用0补齐。
4. 关系操作符（Pelational operators）
关系操作符有：
<（小于）、<=（小于等于）、>（大于）、>=（大 于等于）。
② 每个模块首先要进行端口定义，并说明输入 （input）、输出（output）或双向（inouts），然 后对模块的功能进行逻辑描述。
③ Verilog HDL程序的书写格式自由，一行可以一 条或多条语句，一条语句也可以分为多行写。
④ 除了endmodule语句外，每条语句后必须要有 分号“；”。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
说明:
⑥“？”是高阻态z的另一种表示符号。在数字的表示中， 字符“？”和 Z（或 z ）是完全等价的，可互相替代，使
用“？”的目的在于增强casex和casez语句的可读性
⑦ 整数可以带符号（正负号），并且正、负号应写在 最左边。负数通常表示为二进制补码的形式。 ⑧ 当默认位宽与进制时代表十进制的数。例如： 32 （代表十进制数32）；-15（代表十进制数-15）
Verilog HDL 语法1
1
module
通用定义 module module_name ( port_list ); （模块名称（端口列表）） port declarations; （端口声明：输入，输出） … variable declaration; （变量声明） … description of behavior （逻辑功能描述） endmodule
6
标识符
Verilog中的标识符可以是任意一组字母、数字以及符号“$” 和“_”（下划ቤተ መጻሕፍቲ ባይዱ）的组合，但标识符的第一个字符必须是字
母或者下划线，不能以数字或美元符号开始，以美元符开始
的标识符是为系统函数保留的。另外，标识符是区分大小写 的。标识符最长可以包含1023个字符。 Examples: count COUNT _A1_d2 R56_68 FIVE
（constants），Verilog中的常量主要有如下3
种类型：
◆ 整数
◆ 实数
◆ 字符串
11
整数
整数按如下方式书写：
+/-<size> '<base><value>
即 +/-<位宽>'<进制><数字> size 为对应二进制数的宽度；base为进制；value是基于进 制的数字序列。 进制有如下4种表示形式： ◆ 二进制（b或B） ◆ 十进制（d或D或缺省） ◆ 十六进制（h或H） ◆ 八进制（o或O）
例子（半加器）
module HalfAdder (A, B, Sum Carry); input A, B; output Sum, Carry; assign Sum = A ^ B; //^ denotes XOR assign Carry = A & B; // & denotes AND endmodule
14
说明:
④如果没有定义一个整数的位宽，器宽度为相应值中定 义的位数，例如：‘o721（9位八进制数）；‘hAF（8位
十六进制数）
⑤ 如果定义的位宽比实际的位数长，通常在左边填0补 位。但如果数最左边一位为 x 或 z, 就相应地用 x 或 z 在左边 补 位 。 例 如 ： 10’b10 （ 左 边 补 0 ， 10‘b0000000010 ） ； 10’bx0x1（10‘bxxxxxxx0x1）。 反之，如果定义的位宽比实际的位数小，那么最左 边 的 位 相 应 的 被 截 断 。 例 如 ： 3’b1001_0011 （ 相 当 于 3’b011）；5‘H0FFF（相当于5’H1F）
2
Verilog HDL语法与要素
3
空白符
空白符包括：空格（\b）、制表符tab（\t）、换 行和换页。除了字符串中的空白符，Verilog中的 空白符仅仅用于分隔标识符，在编译阶段被忽略。 空白符主要使代码错落有致，阅读起来更方便。
4
initial begin ina=3’b001;inb=3’b011;end
12
Examples:
8'b11000101 //位宽为八位的二进制数11000101 8'hd5 //位宽为八位的十六进制数d5； 5'O27 //5位八进制数 4'D2 //4位十进制数2 4'B1x_01 //4位二进制数1x01 5'Hx //5位x（扩展的x），即xxxxx 4'hZ //4位z，即zzzz 8□'h□2A /*在位宽和'之间，以及进制和数值 之间允许出现空格，但 ' 和进制之间，数值间是不允许出 现空格的，比如8'□h2A、8'h2□A等形式都是不合法的 写法 */
initial begin //加入空格，换行等，使代码可读 ina = 3’b001 ; inb = 3’b011 ; end
5
注释
// 单行注释 /* 单行注释的另外一种方式 */ /* 多行注释 */ 例子：// 我是老师（√） /*我是老师*/（ √ ） /*我是老师， 你们是学生*/ （ √ ） /*这是//合法的注释*/ （ √ ） /*这是/*不合法的*/注释*/（×）
//COUNT与count是不同的 //以下划线开头
7
转义标识符
转义标志符以符号“\”开头，以空白符结尾，可以以包含 任何字符。
Examples:
\7400 \~#@sel \OutGate //和OutGate恒等
8
关键字
Verilog语言内部已经使用的词称为关键字或
保留字，这些保留字用户不能作为变量或节点
⑨ 在位宽和‘之间，以及进制和数值之间允许出现空 格，但’和进制之间以及数值之间是不允许出现空格的
名字使用。
关键字都是小写的。
9
练习
1 下列标识符哪些是合法的，哪些是错误的？
Cout,
8sum, \a*b,
_data,
\wait, initial, $latch 注：标志符是 用户在编程时给Verilog HDL对象起 的名字，模块，端口和实例的名字都是标志符。
10
常量
程序运行中，值不能被改变的量称为常量
13
说明:
① 在 较 长 的 数 之 间 可 用 下 划 线 分 开 ， 如 16‘b1010_1101_0010_1001,其中下划线只是用来提高可
读性，但是数字的第1个字符不能是下划线，下划线也不
能用在位宽和进制处，只能用在具体的数字之间。 ② 当数字不说明位宽时，默认值为32位 ③ x（或z）在二进制中代表1位x或z，在八进制中代表 3位x（或z），在十六进制值中代表4为x（或z），其代表 的宽度取决于所用的进制 ，例： 8‘b1001xxxx （等价于 8‘b9x ）； 8‘b1010zzzz（等价于8‘baz ）