简易数字频率计电路设计
简易频率计设计(数电课设)
简易频率计设计1、设计目的综合运用数字电子技术相关知识设计具有指定用途的数字电路，学会由分立器件与集成电路组成电子电路的方法。
2、设计任务设计一简易频率计，要求如下：（1）频率测量范围：0—99Hz（2）输入电压幅度：300mv～5v（3）输入信号波形：方波、正弦波、三角波等周期信号（4）显示位数：2位3、设计要求（1）合理的设计硬件电路，说明工作原理及设计过程，画出相关的电路原理图；（2）选择常用的电器元件（说明电器元件选择的过程和依据）；（3）对设计的电路进行仿真，验证各性能指标；（4）按照规范要求，按时提交课程设计报告，并完成答辩。
4、参考资料（l）李立主编. 电工学实验指导. 北京：高等教育出版社，2005（2）高吉祥主编. 电子技术基础实验与课程设计. 北京：电子工业出版社，2004（3）谢云等编著. 现代电子技术实践课程指导. 北京：机械工业出版社，2003目录一、设计方案的选择（原理） (3)二、电路设计计算与分析 (4)1.单元模块的设计 (4)（1）整形电路 (4)（2）时基电路 (6)（3）计数电路 (8)（4）锁存电路 (9)（5）译码显示电路 (9)2.电路中集成器件 (10)（1）555定时器 (11)（2）74HC160 (12)（3）74HC373 (13)（4）74LS48 (13)3.电路参数分析 (15)三、总结及心得 (16)四、附录： (17)五、参考文献 (19)一、设计方案的选择（原理）运用555定时器构成的多谐振荡器电路，使其产生时钟脉冲，即为有一定频率或周期的方波信号，再使用一个555定时器构成的施密特电路对待测波形进行调整，无论待测信号为方波、三角波还是正弦波都可以调成同一周期的方波信号，然后用一个与门将两个555产生的不同方波连接起来再与两个计数器连接，目的是为了当计数器在多谐震荡器输出一秒的高电平的情况下使计数器正确计数一秒内待测信号的高电平出现数目。
EDA简易数字频率计设计
EDA简易数字频率计设计摘要EDA（Electronic Design Automation）是电子设计自动化的缩写，是现代电子工业领域中的一种重要工具。
EDA工具可以帮助工程师完成电路设计、仿真、验证和布局等工作，从而提高设计效率和精度。
本文将介绍如何通过EDA工具设计一个简单的数字频率计。
设计原理数字频率计是一种可以实时测量电信号频率的仪器。
其工作原理是利用计数模型，通过计算信号周期数与时间，间隔测算信号频率。
本文设计的数字频率计采用2种常见的计数模型：频率分频计数和门限计数。
频率分频计数频率分频计数法是利用可编程可除模块，将输入的高频脉冲信号分频后，通过计数器来计算脉冲个数，最终计算出信号的频率。
其计数原理如下图所示：图1：频率分频计数法图1：频率分频计数法其中，n为分频系数，f为输入信号频率。
门限计数门限计数法是将输入信号经过比较门限后，产生一个矩形脉冲，再利用计数器计算脉冲个数，最终计算出信号的频率。
其计数原理如下图所示：图2：门限计数法图2：门限计数法其中，T表示输入信号周期，Δt为门限宽度。
设计流程本文采用EDA工具LTspice进行数字频率计的设计。
使用LTspice的原因是它是一款功能强大、易于学习、免费的EDA软件，广泛应用于电路设计和仿真领域。
设计流程如下：1.确定输入信号的电路参数：输入信号频率、振幅、时钟等。
2.选择计算频率的计数模型：这里采用频率分频计数和门限计数2种模型，建立计算模型电路。
3.进行仿真，测试电路的性能：可以通过分析波形图、输出计数结果等方式验证电路的正确性和有效性。
设计实例本文将以一个简单的设计实例来说明如何进行数字频率计的设计。
假设输入信号频率为1 kHz，振幅为5V，计数器工作电压为3.3V，门限计数的门限宽度为10 us，计数模型电路如下图所示：V1 IN 0 PULSE(0 5 0 10n 10n 1u 2u)R1 IN N1 50C1 N1 N2 10nD1 N2 0 DQ1 D Q3 VCC TXR2 TX N3 1megC2 N3 0 1uXU1 Q3 CLK TX DFFXU2 CLK 0 N5 D2R3 D2 N7 10kC3 N7 0 1n以上代码中，V1为输入信号源，R1和C1组成低通滤波器，滤除杂波信号，D1、Q1、R2、C2和D2构成频率分频计数器，XU1和XU2分别为D触发器和门限计数器。
简易数字频率计设计 完整版
河南科技大学课程设计说明书课程名称现代电子系统设计题目简易数字频率计设计学院＿＿电信学院＿＿＿＿＿班级＿＿＿＿＿＿＿学生姓名____________________指导教师＿＿＿＿＿＿＿＿＿日期＿＿2010-01-10＿＿＿＿＿＿课程设计任务书（指导教师填写）课程设计名称现代电子系统课程设计学生姓名刘轮辉专业班级电信科071 设计题目简易数字频率计设计一、课程设计目的掌握高速AD的使用方法；掌握频率计的工作原理；掌握GW48_SOPC实验箱的使用方法；了解基于FPGA的电子系统的设计方法。
二、设计内容、技术条件和要求设计一个具有如下功能的简易频率计。
（1）基本要求：a．被测信号的频率范围为1～20kHz，用4位数码管显示数据。
b．测量结果直接用十进制数值显示。
c．被测信号可以是正弦波、三角波、方波，幅值1～3V不等。
d．具有超量程警告（可以用LED灯显示，也可以用蜂鸣器报警）。
e．当测量脉冲信号时，能显示其占空比（精度误差不大于1%）。
（2）发挥部分a．修改设计，实现自动切换量程。
b．构思方案，使整形时，以实现扩宽被测信号的幅值范围。
三、时间进度安排布置课题和讲解：1天查阅资料、设计：4天实验：3天撰写报告：2天四、主要参考文献何小艇《电子系统设计》浙江大学出版社2008.1潘松黄继业《EDA技术实用教程》科学出版社2006.10指导教师签字：2009年12月14日目录一、摘要 (4)二、系统方案论证 (4)2.1频率测量方案 (5)三、数字频率频率计的基本原理 (6)四、各个模块设计 (7)4、1 A/D模数转换模块 (8)4、2 比较模块 (9)4、3 频率和占空比测量模块 (10)五、各个模块仿真波形 (12)六、心得体会 (14)七、参考文献 (15)附录一 (16)附录二 (22)一.摘要频率计是数字电路中的一个典型应用，是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器，频率测量在科技研究和实际应用中的作用日益重要。
简易数字频率计设计报告
简易数字频率计设计报告目录一.设计任务和要求 (2)二.设计的方案的选择与论证 (2)三.电路设计计算与分析 (4)四.总结与心得..................................... 错误！未定义书签。
2五.附录........................................... 错误！未定义书签。
3六.参考文献....................................... 错误！未定义书签。
8一、 设计任务与要求1.1位数：计4位十进制数。
1.2.量程第一档 最小量程档，最大读数是9.999KHZ ，闸门信号的采样时间为1S. 第二档 最大读数是99.99KHZ ，闸门信号采样时间为0.1S.第三档 最大读数是999.9KHZ ，闸门信号采样时间为10mS.第四档 最大读数是9999KHZ ，闸门信号采样时间为1mS.1.3 显示方式（1）用七段LED 数码管显示读数，做到能显示稳定，不跳变。
（2）小数点的位置随量程的变更而自动移动（3）为了便于读数，要求数据显示时间在0.5-5s 内连续可调1.4具有自检功能。
1.5被测信号为方=方波信号二、设计方案的选择与论证2.1 算法设计频率是周期信号每秒钟内所含的周期数值。
可根据这一定义采用如图 2-1所示的算法。
图2-2是根据算法构建的方框图。
被测信号图2-2 频率测量算法对应的方框图 输入电路 闸门 计数电路 显示电路闸门产生整体方框图及原理频率测量：测量频率的原理框图如图2-3.测量频率共有3个档位。
被测信号经整形后变为脉冲信号（矩形波或者方波），送入闸门电路，等待时基信号的到来。
时基信号有555定时器构成一个较稳定的多谐振荡器，经整形分频后，产生一个标准的时基信号，作为闸门开通的基准时间。
被测信号通过闸门，作为计数器的时钟信号，计数器即开始记录时钟的个数，这样就达到了测量频率的目的。
周期测量：测量周期的原理框图2-4.测量周期的方法与测量频率的方法相反，即将被测信号经整形、二分频电路后转变为方波信号。
简单数字频率计的设计与制作
简单数字频率计的设计与制作1结构设计与方案选择1.1设计要求（1）要求用直接测量法测量输入信号的频率（2）输入信号的频率为1～9999HZ1.2设计原理及方案数字频率计是直接用十进制的数字来显示被测信号频率的一种测量装置。
它不仅可以测量正弦波、方波、三角波和尖脉冲信号的频率，而且还可以测量它们的周期。
所谓频率就是在单位时间（1s）内周期信号的变化次数。
若在一定时间间隔T内测得周期信号的重复变化次数为N，则其频率为f=N/T（1-1）据此，设计方案框图如图1所示：图1 数字频率计组成框图图中脉冲形成的电路的作用是将被测信号变成脉冲信号，其重复频率等于被。
时间基准信号发生器提供标准的时间脉冲信号，若其周期为测信号的频率fＸ1s，则们控电路的输出信号持续时间亦准确的等于1s。
闸门电路由标准秒信号进行控制当秒信号来到时，闸门开通，被测脉冲信号通过闸门送到计数器译码显示电路。
秒信号结束时闸门关闭，技计数器得的脉冲数N是在1秒时间内的累计= N Hz。
数，所以被测频率fＸ被测信号f经整形电路变成计数器所要求的脉冲信号○1，其频率与被测信Ｘ号的频率相同。
时基电路提供标准时间基准信号○2，其高电平持续时间t1=1 秒，当l秒信号来到时，闸门开通，被测脉冲信号通过闸门，计数器开始计数，直到l秒信号结束时闸门关闭，停止计数。
若在闸门时间1s内计数器计得的脉冲个数为N，则被测信号频率f=NHz,如图2（a）所示，即为数字频率计的组成框图。
图2（a）数字频率计的组成框图图2（b）数字频率计的工作时序波形逻辑控制单元的作用有两个：其一，产生清零脉冲④，使计数器每次从零开始计数；其二，产生所存信号⑤，是显示器上的数字稳定不变。
这些信号之间的时序关系如图2（b）所示数字频率计由脉冲形成电路、时基电路、闸门电路、计数锁存和清零电路、译码显示电路组成。
1.3数字频率计的主要技术指标1.3.1 频率准确度:一般用相对误差来表示，本文设计的频率准确度并没有要求。
基于multisim数字频率计设计
基于multisim数字频率计设计
在Multisim中设计数字频率计（Digital Frequency Counter），可以使用计数器和时钟信号来实现频率测量。
下面是一种基本的设计方法：
打开Multisim软件并创建一个新的电路设计。
从元件库中选择一个计数器元件（如74LS90或74HC161），将其放置在工作区中。
从元件库中选择一个时钟源元件（如信号发生器），将其放置在工作区中。
连接时钟源元件的输出端口到计数器元件的时钟输入端口。
根据计数器元件的位数，选择需要读取的输出位（如4位或8位），并连接到合适的显示元件（如7段数码管或LED灯）。
连接电源和接地。
配置时钟源元件的频率，以模拟待测信号的频率。
运行电路模拟，并观察数码管或LED灯上显示的计数值。
根据计数值和计数时间，可以通过简单的计算得到频率值。
这是一个简单的数字频率计的设计示例。
具体的设计过程和连接方式可能因使用的元件型号和Multisim版本而有所不同。
根据具体需求，您可以进行进一步的调整和改进，例如添加显示切换按钮、改
善精度和稳定性等。
请注意，这只是一个基本的设计示例，实际设计中可能需要考虑更多因素，如输入信号的幅值范围、滤波和抗干扰能力等。
根据具体需求，可能需要使用更复杂的电路和元件。
建议在设计和实施之前进行充分的研究和验证。
简易数字频率计(数字电路课程设计)
数字电路课程设计报告1)设计题目简易数字频率计2)设计任务和要求要求设计一个简易的数字频率计，测量给定信号的频率，并用十进制数字显示，具体指标为：1)测量范围：1H Z—9.999K H Z，闸门时间1s；10 H Z—99.99K H Z，闸门时间0.1s；100 H Z—999.9K H Z，闸门时间10ms；1 K H Z—9999K H Z，闸门时间1ms；2)显示方式：四位十进制数3)当被测信号的频率超出测量范围时,报警.3)原理电路和程序设计：（1）整体电路数显式频率计电路（2）单元电路设计；（a）时基电路信号号(b)放大逻辑电路信号通信号(c)计数、译码、驱动电路号（3）说明电路工作原理;四位数字式频率计是由一个CD4017（包含一个计数器和一个译码器）组成逻辑电路，一个555组成时基电路，一个9014形成放大电路，四个CD40110（在图中是由四个74LS48、四个74LS194、四个74LS90组成）及数码管组成。
两个CD40110串联成一个四位数的十进制计数器，与非门U1A、U1B构成计数脉冲输入电路。
当被测信号从U1A输入，经过U1A、U1B两级反相和整形后加至计数器U13的CP+，通过计数器的运算转换，将输入脉冲数转换为相应的数码显示笔段，通过数码管显示出来，范围是1—9。
当输入第十个脉冲，就通过CO输入下一个CD40110的CP+，所以此四位计数器范围为1—9999。
其中U1A与非门是一个能够控制信号是否输入的计数电路闸门，当一个输入端输入的时基信号为高电平的时候，闸门打开，信号能够通过；否则不能通过。
时基电路555与R2、R3，R4、C3组成低频多谐振荡器，产生1HZ的秒时基脉冲，作为闸门控制信号。
计数公式：]3)2243[(443.1CRRRf++=来确定。
与非门U2A与CD4017组成门控电路，在测量时，当时基电路输出第一个时基脉冲并通过U2A反相后加至CD4017的CP，CD4017的2脚输出高电平从而使得闸门打开。
基于CPLD的简易数字频率计
一．设计总体思路，基本原理和框图1.1.设计总体思路数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。
随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言。
将使整个系统大大简化。
提高整体的性能和可靠性。
本文用VHDL在CPLD器件上实现一种8 b数字频率计测频系统，能够用十进制数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且还能对其他多种物理量进行测量。
具有体积小、可靠性高、功耗低的特点。
1.2.基本原理工作过程：脉冲发生器输入1Hz的标准信号，经过测频控制信号发生器2分频后产生一个脉宽为1秒的时钟信号，以此作为计数闸门信号。
测量时，将被测信号通过信号整形电路，产生同频率的矩形波，输入计数器作为时钟。
当计数闸门信号高电平有效时，计数器开始计数，并将计数结果送入锁存器中。
设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。
最后将锁存的数值译码并在数码管上显示。
1.3.总体框图二．单元电路设计2.1.分频电路模块本次课程设计中，我们选择的是20分频。
分频器在总电路中有两个作用。
由总图框图中不难看出分频器有两个输出，一个给计数器，一个给锁存器。
时钟信号经过分频电路形成了20分频后的门信号。
另一个给锁存器作锁存信号，当信号为低电平时就锁存计数器中的数。
其电路图如图1.图1 分频电路图2.2.片选信号电路模块此电路也有两用途。
一是为后面的片选电路产生片选信号，二则是为模块ch（译码信号）提供选择脉冲信号。
其电路图如图2.图2 片选信号电路图2.3.计数器模块计数器模块为该电路中的核心模块，它的功能是：当门信号为上升沿时，电路开始计算半个周期内被测信号通过的周期数，到下升沿后结束。
然后送忘锁存器锁存。
其电路图如图3.图3 计数器电路图2.4.锁存器模块该模块在分频信号的下降沿到来时，将计数器的信号锁存，然后送给编译模块中。
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简易数字频率计电路设计摘要请对内容进行简短的陈述，一般不超过300字关键字：周期；频率；数码管，锁存器，计数器，中规模电路，定时器在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。
数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波、方波或其它周期性变化的信号。
如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率、转速、声音的频率以及产品的计件等等。
因此，数字频率计是一种应用很广泛的仪器。
本章要求设计一个简易的数字频率计，测量给定信号的频率，并用十进制数字显示。
数字频率计主要由放大整形电路、闸门电路、计数器电路、锁存器、数码管、时基电路、逻辑控制、译码显示电路几部分组成。
目录前言 (1)1.数字频率计的原理 (2)2.系统框图 (3)3.系统各功能单元电路设计 (3)3.1 时基电路设计 (3)3.2 放大整形电路 (4)3.3 逻辑控制电路 (5)3.4 锁存单元 (6)3.5 分频电路 (7)3.6 显示器 (7)3.7 报警电路 (8)4.系统总电路图 (10)结束语 (11)参考文献 (12)前言数字频率计是一种专门对被测信号频率进行测量的电子测量仪器。
被测信号可以是正弦波、方波或其它周期性变化的信号。
数字频率计主要由放大整形电路、闸门电路、计数器电路、锁存器、时基电路、逻辑控制、译码显示电路几部分组成。
在传统的电子测量仪器中，示波器在进行频率测量时测量精度较低，误差较大。
频谱仪可以准确的测量频率并显示被测信号的频谱，但测量速度较慢，无法实时快速的跟踪捕捉到被测信号频率的变化。
正是由于频率计能够快速准确的捕捉到被测信号频率的变化，因此，频率计拥有非常广泛的应用范围。
在传统的生产制造企业中，频率计被广泛的应用在产线的生产测试中。
频率计能够快速的捕捉到晶体振荡器输出频率的变化，用户通过使用频率计能够迅速的发现有故障的晶振产品，确保产品质量。
频率计被用来对各种电子测量设备的本地振荡器进行校准。
在无线通讯测试中，频率计既可以被用来对无线通讯基站的主时钟进行校准，还可以被用来对无线电台的跳频信号和频率调制信号进行分析。
1.数字频率计的原理所谓频率，就是周期性信号在单位时间 (1s) 内变化的次数．若在一定时间间隔T内测得这个周期性信号的重复变化次数为N，则其频率可表示为 fx=N/T 。
因此，可以将信号放大整形后由计数器累计单位时间内的信号个数，然后经译码、显示输出测量结果，这是所谓的测频法。
可见数字频率计主要由放大整形电路、闸门电路、计数器电路、锁存器、时基电路、逻辑控制、译码显示电路几部分组成，图1 总体结构图从原理图可知，被测信号Vx经放大整形电路变成计数器所要求的脉冲信号Ⅰ，其频率与被测信号的频率fx相同。
时基电路提供标准时间基准信号Ⅱ，具有固定宽度T的方波时基信号II作为闸门的一个输入端，控制闸门的开放时间，被测信号I从闸门另一端输入，被测信号频率为fx,闸门宽度T，若在闸门时间内计数器计得的脉冲个数为N，则被测信号频率fx=N/THz。
可见，闸门时间T决定量程,通过闸门时基选择开关选择,选择T大一些,测量准确度就高一些,T小一些,则测量准确度就低.根据被测频率选择闸门时间来控制量程.在整个电路中,时基电路是关键,闸门信号脉冲宽度是否精确直接决定了测量结果是否精确.逻辑控制电路的作用有两个：一是产生锁存脉冲Ⅳ，使显示器上的数字稳定；二是产生清“0”脉冲Ⅴ，使计数器每次测量从零开始计数。
2.系统框图图2 系统框图3.系统各功能单元电路设计3.1 时基电路设计555定时器主要是与电阻、电容构成充放电电路，并由两个比较器来检测电容器上的电压，以确定输出电平的高低和放电开关管的通断。
这就很方便地构成从微秒到数十分钟的延时电路，可方便地构成单稳态触发器，多谐振荡器，施密特触发器等脉冲产生或波形变换电路R D1是置零输入端。
只要在 R D1端加上低电平，输出端Uo便被置成低电平，不受其他输入端状态的影响。
正常工作必须使 R D1处于高电平。
当U11 >U R1 .U12 >U R2时，比较器C1的输出U1 =0，比较器C2的输出U C2 =1，SR锁存器被置0，T D导通，同时U0为低电平。
当U11 <U R1，U12 >U R2时， U C2 =1，U1 =1 ,锁存器的状态保持不变，因而T D和输出的状态也维持不变。
当U11 <U R1，U12 <U R2时，U C2 =0，U1 =1 故锁存器被置1，U0为高电平，同时T D截止。
当U11 >U R1，U12 <U R2时，U C2 =0，U1 =0,锁存器处于Q=Q1=1的状态，U0为高电平，同时T D截止。
时基电路的作用是产生标准的时间信号，可以由555组成的振荡器产生，若时间精度要求较高时，可采用晶体振荡器。
由555定时器构成的时基电路包括脉冲产生电路和分频电路两部分。
由个555定时器产生一个脉冲信号，将555定时器产生的脉冲信号送入逻辑控制电路，再由逻辑控制电路送入计数器本设计时基电路采用的是555振荡器产生1000HZ，周期为1ms的脉冲信号的电路如图所示。
0.1K图3时基电路电阻参数可以由振荡频率计算公式f=1.43/((R1+2R2)*C)根据计算公式f=1.43/((R8+2R10)*C)，取C=1uF.已知f=1000HZ算得R8=0.86K R10=1K 3.2 放大整形电路放大整形电路可以采用晶体管 3DGl00和74LS00，其中3DGl00组成放大器将输入频率为fx的周期信号如正弦波、三角波等进行放大。
与非门74LS00构成施密特触发器，它对放大器的输出信号进行整形，使之成为矩形脉冲。
U1BVce=Vcc-IcRe,Ic Q=0.5A, I BQ=（Vcc-V BEQ）/R b=0.025A放大倍数= Ic Q/I BQ =200把信号Vi加到整形放大电路的输入端时，得到该级的输入电压U01 =A U1（U P -U N），其中A U1是输入级的电压增益。
U01传送到中间级进行电压放大，从而在该级的输出端产生U02= A U1 A U2（U P -U N）. 输出级输出电压。
施密特触发器是脉冲波形变换中经常使用的一种电路，输入信号从低电平上升的过程中电路状态转换时对应的输入电平，与输入信号从高电平下降过程中对应的输入转换电平不同。
在电路状态转换时，通过电路内部的正反馈过程使输入电压波形的边沿变得很陡。
利用施密特触发器的回差特性将它整形成规则的矩形波。
若负向阀值取为，则回差电压。
整形后输出波形如图5所示。
由于输入信号的干扰在输出中表现为2个矩形脉冲。
若减小负向阀值取为，则回差电压。
此时整形后输出波形如图5所示，消去了干扰。
当输入电压由低向高增加，到达V+时，输出电压发生突变，而输入电压Vi由高变低，到达V-，输出电压发生突变，出现输出电压变化滞后现象。
①当Vi=0V时，即Vi1<2/3Vcc、Vi2<1/3Vcc,此时Vo=1。
以后Vi逐渐上升,只要不高于阀值电压(2/3Vcc),输出Vo维持1不变。
②当Vi上升至高于阀值电压（2/3Vcc）时，则Vi1>2/3Vcc、Vi2>1/3Vcc，此时定时器状态翻转为0，输出Vo=0，此后Vi继续上升，然后下降，只要不低于触发电位（1/3Vcc），输出维持0不变。
③当Vi继续下降，一旦低于触发电位（1/3Vcc）后，Vi1<2/3Vcc、Vi2<1/3Vcc，定时器状态翻转为1，输出Vo=1。
因为所选元器件的工作触发均由高低电平来实现，因此计频时需要对不同的波形来进行整形。
该部分主要由一个555芯片来实现，在时基电路产生的脉冲信号输入到放大整形电路，产生的波形如图4，完成由正弦波和三角波到方波的整形，为了便于观察和调试，在本电路中引进了一个示波器来进行观察。
实验中截图如下：图5 整形波形3.3 逻辑控制电路在时基信号结束时产生的负跳变用来产生锁存信号Ⅳ，锁存信号Ⅳ的负跳变又用来产生清“0”信号。
脉冲信号和清零信号两个单稳态触发器74LSl23产生，它们的脉冲宽度由电路的时间常数决定。
由74LS123的功能表可得当R=B=1的情况下，触发脉冲从A端输入，在触发脉冲的负跳变作用下输出端Q非可落得一正脉冲。
前面时基电路产生的脉冲信号从B端输入在触发脉冲的负跳变作用下，输出端Q可获得一正脉冲, Q非端可获得一负脉冲，其波形关系正好满足Ⅳ和V的要求。
电路中的脉冲经由闸门进入下个单元工作。
手动复位开关S按下时，计数器清“ 0 ”。
图6 逻辑控制电路3.4 锁存单元锁存器是一种对脉冲电平敏感的存储单元电路，具有记忆功能。
它们可以在特定输入脉冲电平作用下改变状态。
锁存器的作用是将计数器在闸门时间结束时所计得的数进行锁存，使显示器上能稳定地显示此时计数器的值．闸门时间结束时，逻辑控制电路发出锁存信号Ⅳ，将此时计数器的值送译码显示器。
当时钟脉冲CP的正跳变来到时，锁存器的输出等于输入，即Q=D。
将计数器所得到的输出值输入到锁存器中，锁存器具有记忆功能，可以保持计数器得到的脉冲个数。
正脉冲结束后，无论D为何值，输出端Q的状态仍保持原来的状态Qn 不变．所以在计数期间内，计数器的输出不会送到译码显示器。
从计数器输入的脉冲个数保存在锁存器中，即当R D =1，LD=0时，电路工作在同步置数状态。
R D =LD=EP=ET=1时，电路工作在计数状态，从电路的0000状态开始连续输入16个计数脉冲，电路将从1111状态返回0000状态，C端从高电平跳变到低电平，进位。
锁存器上面的街头连接的是译码器，下面的接头接的是计数器，详情见总电路图3.5 分频电路分频电路的作用：1、合理地分割各单元的工作频段；2、合理地进行各单元功率分配；3、使各单元之间具有恰当的相位关系以减少各单元在工作中出现的声干涉失真；4、利用分频电路的特性以弥补单元在某频段里的声缺陷5、将各频段圆滑平顺地对接起来。
假如计数器输入的频率f o则Qo,Q1,Q2,Q3端输出脉冲的频率依次为1/2f o 1/4f o 1/8f o 1/16f o 本设计分频电路采用的是10分频，即1/10。
由于分频器的4位输出对应16种状态，每种状态是依次先后输出的，即不同状态对应不同的时间位置，而串并变换器输出两种状态，且串并变换器输出的4种状态与分频器的12种状态中的两种状态相同.由于本设计中需要1s、0.1s、10ms、1ms四个闸门时间（频率分别为1HZ，10HZ，100HZ，1000HZ），555振荡器产生1000HZ，周期为1ms的脉冲信号，需经分频才能得到其他三个周期的闸门信号，可采用74LS160分别经过一级、二级、三级10分频得到。