通信原理数字锁相环实验
锁相环实验报告
锁相环实验报告引言在电子、通信和控制系统中，锁相环（Phase-Locked Loop，PLL）是一种广泛应用的反馈控制系统，用于提供稳定的频率和相位锁定。
本实验旨在探究锁相环的原理、结构和性能，并通过实际实验验证其工作原理。
锁相环原理锁相环是一种负反馈控制系统，通常由相频控振荡器（VCO）、相锁环比较器、波形整形电路和滤波器组成。
其基本原理是：通过不断调节VCO的频率，使其输出信号与参考信号的相位差保持在一个稳定的工作范围内。
实验目的1.了解锁相环的基本原理和结构；2.学习锁相环在频率和相位锁定中的应用；3.通过实际实验验证锁相环的工作原理。
实验器材1.锁相环实验台；2.函数信号发生器；3.示波器；4.电压表；5.连接线等。
实验步骤搭建实验平台1.将锁相环实验台与函数信号发生器、示波器和电压表连接；2.正确接入电源，打开锁相环实验台的电源开关； 3.确认各仪器仪表的正常工作。
设置参考信号1.使用函数信号发生器产生一个正弦波信号作为参考信号；2.设置参考信号的频率和幅度。
调节锁相环参数1.调节锁相环的增益参数，观察VCO输出信号的变化；2.尝试不同的锁相环参数组合，观察系统的稳定性和响应性。
改变输入信号1.改变函数信号发生器输出信号的频率；2.观察锁相环的相位锁定和频率锁定过程。
测量锁相环性能1.使用示波器观察锁相环输入信号、输出信号和参考信号的波形；2.使用电压表测量VCO输出信号的频率。
实验结果与分析通过实验我们可以观察到锁相环的工作原理和性能。
在不同的锁相环参数设置下，VCO输出信号的频率和相位与参考信号的变化情况不同。
根据实验数据，我们可以分析锁相环的稳定性、响应速度和抗干扰能力等性能。
结论锁相环是一种广泛应用于电子、通信和控制系统中的反馈控制系统。
通过本实验，我们深入了解了锁相环的原理和结构，并通过实际实验验证了其工作原理。
锁相环具有稳定的频率和相位锁定能力，可以在信号处理和调节控制中起到重要作用。
实验五锁相环测试及应用实验报告
：锁相环测试及应用实验试验目的：1．了解锁相环的组成、基本原理及性能特点。
2．掌握集成锁相环4046芯片的使用方法。
3．掌握锁相环路及各部件性能（鉴相特性、压控特性、同步带和捕捉带）的测试方法。
4．掌握锁相调频、锁相鉴频电路的构成、基本原理及参数测试测试方法。
5．掌握简单锁相频率合成器的基本原理及性能指标的测试方法实验设备：1．调幅与调频发射模块。
2．直流稳压电压GPD-3303D3．F20A 型数字合成函数发生器/计数器 4．DSO-X 2014A 数字存储示波器实验原理：1. 锁相环的组成及基本原理锁相环路（PLL ）亦称自动相位控制（APC ）电路，它是一种利用相位误差消除频率误差的反馈控制系统。
如图1所示，由鉴相器（相位比较器）、环路滤波器（低通滤波器）和压控振荡器三个基本部件组成。
若o i f f ≠，瞬时相位差ϕ∆将随时间而变化；若i of f ϕ∆=保持固定值。
锁相环就是利用两个信号之间相位差的变化，控制压控振荡器的输出信号频率，最终使两个信号相位差保持为常数，达到频率相等。
锁相环的工作过程：如图1所示，若o i f f ≠，必将引起ϕ∆的变化，鉴相器输出正比于ϕ∆的误差电压()d u t 。
经环路滤波器滤除()d u t 中的高频分量和噪声，产生缓慢变动的直流电压()c u t 。
VCO 受控于()c u t ，使得振荡频率o f 与输入参考频率i f 的频差逐渐减小，直到o i f f =，电路达到稳定平衡状态，即锁定状态。
此时，ϕ∆保持一个不变的稳态相差ϕ∞，以维持电路的平衡状态。
需要指出，环路能达到锁定状态，是在o f 与i f 相差不大的范围内。
2. 几个重要概念 ⑴ 失锁与锁定开始工作时， o i f f ≠，ϕ∆不固定，环路处于不稳定状态，称为失锁。
当o i f f =时，ϕ∆保持常数，电路进入稳定状态，称为锁定。
⑵ 跟踪过程与捕捉过程在环路锁定状态下，如果输入信号频率i f 发生变化，环路通过自身的调节作用，使输出信号频率o f 以同样的规律跟随着变化，并且始终保持o i f f =，这个过程称为跟踪过程或同步过程。
滤波法及数字锁相环法位同步提取实验和帧同步提取实验
滤波法及数字锁相环法位同步提取实验和帧同步提取实验滤波法及数字锁相环法位同步提取实验和帧同步提取实验一、实验目的1、掌握滤波法提取位同步信号的原理及其对信息码的要求；2、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求；3、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念；4、掌握巴克码识别原理；5、掌握同步保护原理；6、掌握假同步、漏同步、捕捉态、维持态的概念。
二、实验内容1、熟悉实验箱2、滤波法位同步带通滤波器幅频特性测量；3、滤波法位同步恢复观测；4、数字锁相环位同步观测；5、帧同步提取实验。
三、实验条件/器材滤波法及数字锁相环法位同步提取实验：1、主控&信号源、8号（基带传输编译码）、13号（载波同步及位同步）模块2、双踪示波器（模拟/数字）3、连接线若干帧同步提取实验：1、主控&信号源、7号模块2、双踪示波器（模拟/数字）3、连接线若干四、实验原理滤波法及数字锁相环法位同步提取实验原理见通信原理综合实验指导书P129-P134;帧同步提取实验原理见通信原理综合实验指导书P141。
五、实验过程及结果分析（一）熟悉实验箱（二）滤波法位同步带通滤波器幅频特性测量1、连线及相关设置（1）关电，连线。
（2）开电，设置主控，选择【信号源】→【输出波形】。
设置输出波形为正弦波，调节相应旋钮，使其输出频率为200Khz，峰峰值3V。
（3）此时系统初始状态为：输入信号为频率200KHz、幅度为3V 的正弦波。
2、实验操作及波形观测分别观测13号模块的“滤波法位同步输入”和“BPF-Out”，改变信号源的频率，测量“BPF-Out”的幅度填入下表，并绘制幅频特性曲线。
（三）滤波法位同步恢复观测1、连线及相关设置（1）关电，连线。
（2）开电，设置主控菜单，选择【主菜单】→【通信原理】→【滤波法及数字锁相环位同步法提取】。
将13号模块S2拨上。
将S4拨为1000.（3）此时系统初始状态为：输入PN为256K。
锁相环实验报告
锁相环实验报告锁相环实验报告一、实验目的本次实验的目的是了解锁相环（PLL）的原理和应用，掌握PLL电路的设计和调试方法，以及了解PLL在通信系统中的应用。
二、实验原理1. PLL原理锁相环是一种基于反馈控制的电路，由比例积分环节、相位检测器、低通滤波器和振荡器等组成。
其基本原理是将输入信号与参考信号进行比较，并通过反馈调整振荡频率，使得输入信号与参考信号同步。
2. PLL应用PLL广泛应用于通信系统中，如频率合成器、时钟恢复器、数字调制解调器等。
三、实验设备和材料1. 实验仪器：示波器、函数发生器等。
2. 实验元件：电阻、电容等。
四、实验步骤1. 搭建PLL电路并连接到示波器上。
2. 调节函数发生器输出正弦波作为参考信号，并将其输入到PLL电路中。
同时，在函数发生器上设置另一个正弦波作为输入信号，并将其连接到PLL电路中。
3. 调节PLL参数，包括比例积分系数和低通滤波器截止频率等，使得输入信号与参考信号同步。
4. 观察示波器上的输出波形，记录下PLL参数的取值。
五、实验结果与分析1. 实验结果通过调节PLL参数，成功实现了输入信号与参考信号的同步，并在示波器上观察到了稳定的输出波形。
记录下了PLL参数的取值，如比例积分系数和低通滤波器截止频率等。
2. 实验分析通过本次实验，我们深入了解了锁相环的原理和应用，并掌握了PLL电路的设计和调试方法。
同时，我们也了解到PLL在通信系统中的重要作用，如时钟恢复、数字调制解调等。
六、实验结论本次实验成功地实现了输入信号与参考信号的同步，并掌握了PLL电路的设计和调试方法。
同时也加深对于PLL在通信系统中应用的认识。
七、实验注意事项1. 在搭建电路时应注意接线正确性。
2. 在调节PLL参数时应注意逐步调整，避免过度调整导致系统失控。
3. 在观察示波器输出波形时应注意放大倍数和时间基准设置。
通信原理实验2
①以9号模块“NRZ-I”为触发，观测“I”；以9号模块 “NRZ-Q”为触发，观测“Q”。
②以9号模块“基带信号”为触发，观测“调制输出”。 ③以9号模块的“基带信号”为触发，观测13号模块的 “SIN”，调节13号模块的W1使“SIN”的波形稳定，即恢复 出载波。 ④以9号模块的“基带信号”为触发观测“DBPSK解调输 出”，多次单击13号模块的“复位”按键。观测“DBPSK解 调输出”的变化。
⑤以信号源的CLK为触发，测9号模块LPF-FSK，观测眼 图。
实验项目三 2PSK调制及解调实验
1、实验原理框图
256K
信号源
PN15
载波1 基带信号
256K
载波2
BPSK解调 输出
门限
低通
判决 LPF-BPSK 滤波
9# 数字调制解调模块
反相
I NRZ_I
取反
NRZ_Q Q
相干载波
13# 载波同步及位同步模块
模块9：TH4(调制输出) 模块13：TH2(载波同步输入) 载波同步信号输入
模块13：TH1(SIN)
模块9：TH10(相干载波输入) 用于解调的载波
模块9：TH4(调制输出) 模块9：TH7(解调输入)
解调信号输入
模块9：TH12(BPSK输出) 模块13：TH7(锁相环输入) 锁相环信号输入
模块13：TH5(BS2)
（4）波形观测 ①示波器CH1接9号模块TH1基带信号，CH2接9号模块 TH4调制输出，以CH1为触发对比观测FSK调制输入及输出， 验证FSK调制原理。 ②将PN序列输出频率改为64KHz，观察载波个数是否发 生变化。 ③尝试以学号作为基带信号，观测调制输出波形。
④以9号模块TH1为触发，用示波器分别观测9号模块 TH1和TP6（单稳相加输出）、TP7（LPF-FSK）、 TH8（FSK 解调输出），验证FSK解调原理。
实验二
0938035 苏育娜09通信一班实验二数字锁相环实验一、实验原理和电路说明在电信网中，同步是一个十分重要的概念。
同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。
同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。
锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。
图2.2.1 数字锁相环的结构数字锁相环的结构如图2.2.1所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。
数字锁相环均在FPGA内部实现，其工作过程如图2.2.2所示。
T1时刻T2时刻T3时刻T4时刻图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征在图2.2.1，采样器1、2构成一个数字鉴相器，时钟信号E、F对D信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。
数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。
在图2.2.2中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。
在锁相环开始工作之前的T1时该，图2.2.2中D点的时钟与输入参考时钟C没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D点信号前沿提前。
在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。
由于振荡器为自由方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D点信号前沿滞后。
这样，可变分频器不断在三种模式之间进行切换，其最终目的使D点时钟信号的时钟沿在E、F时钟上升沿之间，从而使D点信号与外部参考信号达到同步。
滤波法及数字锁相环法位同步提取实验-模拟锁相环实验-载波同步帧同步实验
实验十九滤波法及数字锁相环法位同步提取实验实验项目三数字锁相环法位同步观测（1）观测“数字锁相环输入”和“输入跳变指示”，观测当“数字锁相环输入”没有跳变和有跳变时“输入跳变指示”的波形。
（2）观测“数字锁相环输入”和“鉴相输出”。
观测相位超前滞后的情况从图中可以观察出，若前一位数据有跳变，则判断有效，“输入跳变指示”输出表示1；否则，输出0表示判断无效。
数字锁相环的超前—滞后鉴相器需要排除位流数据输入连续几位码值保持不变的不利影响。
在有效的相位比较结果中仅给出相位超前或相位滞后两种相位误差极性，而相位误差的绝对大小固定不变。
经观察比较，“鉴相输出”比“数字锁相环输入”超前两个码元。
（3）观测“插入指示”和“扣除指示”。
思考题：分析波形有何特点，为什么会出现这种情况。
因为可变分频器的输出信号频率与实验所需频率接近，将其和从信号中提取的相位参考信号同时送入相位比较器，比较的结果若是载波频率高了，就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲，相当于本地振荡频率上升，从而了达到同步的目的。
思考题：BS2恢复的时钟是否有抖动的情况，为什么？试分析BS2抖动的区间有多大？如何减小这个抖动的区间？有抖动的存在，是因为可变分频器的存在使得下一个时钟沿的到来时间不确定，从而引入了相位抖动。
而这种引入的误差是无法消除的。
减小相位抖动的方法就是将分频器的分频数提高。
实验二十模拟锁相环实验实验项目一VCO自由振荡观测（1）示波器CH1接TH8，CH2接TH4输出，对比观测输入及输出波形。
对比波形可以发现TH8与TH4信号输入与输出错位半个周期实验项目二同步带测量（1）示波器CH1接13号模块TH8模拟锁相环输入，CH2接TH4输出BS1，观察TH4输出处于锁定状态。
将正弦波频率调小直到输出波形失锁，此时的频率大小f1为400Hz ；将频率调大，直到TH4输出处于失锁状态，记下此时频率f2为9.25kHz 。
锁相环实验
模拟锁相环实验一、实验目的1、 了解用锁相环构成的调频波解调原理。
2、 学习用集成锁相环构成的锁相解调电路。
二、实验内容1、 掌握锁相环锁相原理2、 掌握同步带和捕捉带的测量三、 实验仪器1、 信号源 1块2、 频率计 1块3、 5 号板 1块4、 双踪示波器 1台四、锁相环的构成及工作原理1、 锁相环路的基本组成锁相环由三部分组成，如图1所示，它由相位比较器PD 、低通滤波器LF 、压控振荡器VCO 三个部分组成一个闭合环路，输入信号为i υ(t)，输出信号为o υ(t)，反送至输入端。
下面逐一说明基本部件的作用。
图1 锁相环组成框图(1) 压控振荡器（VCO ）VCO 是本控制系统的控制对象，被控参数通常是其振荡频率，控制信号为加在VCO 上的电压，故称为压控振荡器，也就是一个电压－频率变换器，实际上还有一种电流－频率变换器，但习惯上仍称为压控振荡器。
(2) 鉴相器（PD ）PD 是一个相位比较装置，用来检测输出信号o υ(t)与输入信号i υ(t)之间的相位差e ϕ(t)，并把e ϕ(t)转化为电压()d t υ输出，()d t υ称为误差电压，通常()d t υ作为一直流分量或一低频交流量。
(3) 环路滤波器（LF ）LF 作为一低通滤波电路，其作用是滤除因PD 的非线性而在()d t υ中产生的无用的组合频率分量及干扰，产生一个只反映e ϕ(t)大小的控制信号()c t υ。
按照反馈控制原理，如果由于某种原因使VCO 的频率发生变化使得与输入频率不相等，这必将使o υ(t)与i υ(t)的相位差e ϕ(t)发生变化，该相位差经过PD 转换成误差电压()d t υ，此误差电压经LF 滤波后得到()c t υ，由()c t υ去改变VCO 的振荡频率使其趋近于输入信号的频率，最后达到相等。
环路达到最后的这种状态就称为锁定状态，当然由于控制信号正比于相位差，即()()d e t t υϕ∝因此在锁定状态，e ϕ(t)不可能为零，换言之在锁定状态o υ (t)与i υ(t)仍存在相位差。
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通信原理实验报告三数字锁相环实验
实验3数字锁相环实验
一、实验原理和电路说明
在电信网中，同步是一个十分重要的概念。
同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。
同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。
锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。
图2.2.1 数字锁相环的结构
数字锁相环的结构如图2.2.1所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。
数字锁相环均在FPGA内部实现，其工作过程如图2.2.2所示。
T1时刻T2时刻T3时刻T4时刻
图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征
在图2.2.1，采样器1、2构成一个数字鉴相器，时钟信号E、F对D信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。
数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。
在图2.2.2中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。
在锁相环开始工作之前的T1时该，图2.2.2中D点的时钟与输入参考时钟C没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D点信号前沿提前。
在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。
由于振荡器为自由方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D点信号前沿滞后。
这样，可变分频器不断在三种模式之间进行切换，其最终目的使D点时钟信号的时钟沿在E、F时钟上升沿之间，从而使D点信号与外部参考信号达到同步。
在该模块中，各测试点定义如下：
1、TPMZ01：本地经数字锁相环之后输出时钟（56KHz）
2、TPMZ02：本地经数字锁相环之后输出时钟（16KHz）
3、TPMZ03：外部输入时钟÷4分频后信号（16KHz）
4、TPMZ04：外部输入时钟÷4分频后延时信号（16KHz）
5、TPMZ05：数字锁相环调整信号
二、实验仪器
1、J H5001通信原理综合实验系统一台
2、20MHz双踪示波器一台
3、函数信号发生器一台
三、实验目的
1、了解数字锁相环的基本概念
2、熟悉数字锁相环与模拟锁相环的指标
3、掌握全数字锁相环的设计
四、实验内容
准备工作：用函数信号发生器产生一个64KHz的TTL信号送入数字数字信号测试端口J007（实验箱左端）。
1.锁定状态测量
用示波器同时测量TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；在理论上，环路锁定时该两信号应为上升沿对齐。
2.数字锁相环的相位抖动特性测量
数字锁相环在锁定时，输出信号存在相位抖动是数字锁相环的固有特征。
测量时，以TPMZ03为示波器的同步信号，用示波器测量TPMZ02，仔细调整示波器时基，使示波器刚好容纳TPMZ02的一个半周期，观察其上升沿。
可以观察到其上升较粗（抖动），其宽度与TPMZ02周期的比值的一半即为数字锁相环的时钟抖动。
3.锁定频率测量和分频比计算
将函数信号发生器设置在记数状态（频率计）。
参见数字锁相环的结构如图2.2.1数字锁相环的结构，测量各点频率。
记录测量结果，计算分频比。
4.锁定过程观测
（1）用示波器同时观测TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；复位通信原理综合实验系统，则FPGA进行初始化，数字锁相环进行重锁状态。
此
时，观察它们的变化过程（锁相过程）。
（2）用示波器测量TPMZ05波形，复位通信原理综合实验系统，观察调整的变化过程。
5.同步带测量
（1）用函数信号发生器产生一个64KHz的TTL信号送入数字信号测试端口J007。
用示波器同时测量TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；正常
时环路锁定，该两信号应为上升沿对齐。
（2）缓慢增加函数信号发生器输出频率，直至TPMZ03、TPMZ02两点波形失步，记录下失步前的频率。
（3）调整函数信号发生器频率，使环路锁定。
缓慢降低函数信号发生器输出频率，直至TPMZ03、TPMZ02两点波形失步，记录下失步前的频率。
（4）计算同步带。
6.捕捉带测量
（1）用函数信号发生器产生一个64KHz的TTL信号送入数字信号测试端口J0007。
用示波器同时测量TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；在理
论上，环路锁定时该两信号应为上升沿对齐。
（2）增加函数信号发生器输出频率，使TPMZ03、TPMZ02两点波形失步；然后缓慢降低函数信号发生器输出频率，直至TPMZ03、TPMZ02两点波形同步。
记录下
同步一刻的频率。
（3）降低函数信号发生器输出频率，使TPMZ03、TPMZ02两点波形失步；然后缓慢增加函数信号发生器输出频率，直至TPMZ03、TPMZ02两点波形同步。
记录下
同步一刻的频率。
（4）计算捕捉带。
7.调整信号脉冲观测
（1）用函数信号发生器产生一个64KHz的TTL信号送入数字数字信号测试端口J0007。
用示波器观测数字锁相环调整信号TPMZ05处波形。
（2）增加或降低函数信号发生器输出频率，观测TPMZ05处波形的变化规律。
五、实验结果
1、锁定状态测量
2、数字锁相环的相位抖动特性测量
3、锁定过程观测。
4、同步带测量
5、捕捉带测量。