ASICDesign4--复旦大学专用集成电路课件
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专用集成电路Chapter4_IC数字版图设计方法
栅极 沟道 源极 CSB 衬底 耗尽层
CG S CG B CG D
栅氧化层 漏极 CD B
CGD G CGS D S
CD B 衬底 CSB
CGB (a) (b )
图2 - 19 MOS器件电容 (a) 寄生电容示意图； (b) 寄生电容电路符号示意图
ASIC Chapter 4 34/71
信息科学与技术学院
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信息科学与技术学院
栅极 栅极 C0 P-Si 栅氧化层 to x 栅极 C0 Cd ep
栅极
d P-Si
to x 耗尽层
(a ) C 栅极 C0 Cd ep d P-Si 反型层 耗尽层 0 .2 0 (c) 栅极 积累 to x
(b )
耗尽 C0
反型 低频
高频 UT (d ) UG
图2 - 18 MOS电容特性 (a) 积累层； (b) 耗尽层； (c) 反型层； (d) 电容特性
ASIC Chapter 4 29/71
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2) 耗尽层 • 当0<UG<UＴ 时， 在正的栅电压ＵG 的作用下， 衬底中的空穴受到排斥而离 开表面， 形成一个多数载流子空穴耗尽 的负电荷区域， 即耗尽层（见图 2 -18 （b））。 耗尽层电容由下式来计算： 0 Si （2 -16） Cdep A d
ASIC Chapter 4
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W1
W1
L
L
L
L
W
RL W
W
(a)
RL W (b )
W2 R 4 L ( L 4W1 ) (c)
W2
R 2 L ( L 2W1 ) (d )
复旦微电子-模拟集成电路设计-差分放大器-PPT精品文档
如图是小信号等效电
g V V m 1 in P
V V V in in 1 in 2
V V V V V p in 1 GS 1 in 2 GS 2
V V V V V in in 1 in 2 GS 1 GS 2
V V V TH 1 TH 2 in
2 I D 1
2 I D 2
( 1 )
差动信号增大了可得到的电压摆幅 。
输出摆幅：
VDD Veff
（单端）
V V V DD ef f
（差分） 2 V V DD eff
V V V DD eff
单端和差分工作的特点
差动放大器的偏置电路更简单。 一路尾电流源可以确定差动放大器的偏置。 差动信号具有更高的线性度 差动电路具有“奇对称”的输入输出特性，故由差 动信号驱动的差动电路没有偶次（二次）谐波。呈 现的失真比单端电路小的多。 差动电路的面积较大 差动电路采用对管代替单管以得到和单端相同的增 益。因此，电路的面积增加了。但要达到同样的性 能，如线性度、抑制非理想的影响，使用单端设计 得到的面积可能更大。
单端和差分工作的特点
差动工作相当于单端工作的优点：
对环境噪声具有更强的抗干扰能力 例如：相邻的时钟线对信号线的干扰 。
差分工作
单端工作
L1对L2和L3的干扰幅度大小相等，方向相同。差分信号没有改变。
单端和差分工作的特点
例如：对电源噪声同样具有更强的抗干扰能力 。
电源对Vx和Vy的干扰幅度大小相等，方向相同。差分信号没有改变。
??????????????????????????????????????????????????????????????1112121212121sstsssstssssttgsgsosiviiviivvvvv??xx211121??????????????????????4212sstsstosivivv基本差动对的定量分析llwwlwcoxn????????????假定不变
复旦大学-集成电路设计-正向设计和反向设计
Top-Down设计关键技术
逐级细化并
目前存在的问题： ① 缺少可综合的系统级库资源 ② 通过行为级综合工具把功能级描述转换成RTL级 描述，速度最快可达到传统人工方式的20倍，但 工具尚未实用化
Cadence的SPW 4.9(Signal Processing Worksystem ) linux 版本硬件设计系统, 能自动生成RTL代码
State Key Lab of ASIC & Systems, Fudan University ,Jinmei Lai
1、正向设计与反向设计 按功能和实现的先后顺序分
功能
半导体
要求
实现
结构 功能
?
模拟修改
半导体
半导体
实现
实现 State Key Lab of ASIC & Systems, Fudan University ,Jinmei Lai
Synthesis, Synplify,和Design Compiler进行优化。 6. 提供从算法设计到FPGA流程执行的全面综合工具。
State Key Lab of ASIC & Systems, Fudan University ,Jinmei Lai
Bottom-Up
自底向上(Bottom-Up)设计
1、正向设计与反向设计
反向设计方法的应用领域越来越小
功能的多样化和专门化 集成度越来越高，数十亿晶体管;保密措施 从样品制备、图像采集、网表提取、电路整理验证，
版图设计
1. 2007年65nm 内存DR3芯片 2. 2008年10月45nm Intel 凌动处理器的Cache区域 3. 2011, 28nm工艺,VIRTEX7 68亿个晶体管
《集成电路设计》PPT课件
薄层电阻
1、合金薄膜电阻
采用一些合金材料沉积在二氧化 硅或其它介电材料表面，通过光 刻形成电阻条。常用的合金材料 有： 钽 Ta 镍铬Ni-Cr 氧化锌 ZnO 铬硅氧 CrSiO
2、多晶硅薄膜电阻
掺杂多晶硅薄膜也是一个很好的电阻 材料，广泛应用于硅基集成电路的制 造。
3、掺杂半导体电阻
不同掺杂浓度的半导体具有不同 的电阻率，利用掺杂半导体的电 阻特性，可以制造电路所需的电 阻器。
sio2
半导体
串联 C=
Ci Cs Ci +Cs
Tox
N+
P
sio2
金 属
PN金+sio属2
纵向结构
横向结构
MOS 电容电容量
ε ε Cox=
A 0 sio2
Tox
Tox: 薄氧化层厚度；A: 薄氧化层上 金属电极的面积。
一般在集成电路中Tox 不能做的太薄，所以要想提高电容量，只能增加面积。 N+层为 了减小串联电阻及防止表面出现耗尽层。
Csub s
（b）
（c）
§ 4.3 集成电路的互连技术和电感
互连线
单片芯片上器件之间互连：金属化工艺，金属铝 薄膜 电路芯片与外引线之间的连接(电路芯片与系统的 互联)：引线键合工艺
为保证模型的精确性和信号的完整性，需要对互连线的版图结构加以约 束和进行规整。
各种互连线设计应注意的问题
为减少信号或电源引起的损耗及减少芯片 面积，连线应尽量短。
第四章
集成电路设计
第四章
集成电路是由元、器件组成。元、器件分为两大类：
无源元件 电阻、电容、电感、互连线、传输线等
有源器件 各类晶体管
集成电路中的无源源件占的面积一般都比有源器件大。 所以设计时尽可能少用无源元件，尤其是电容、电感和大阻值的电阻。
ASIC设计流程PPT学习教案
• 在Primetime中进行静态时序分析。 • 在Design Compiler中进行设计优化。 • 设计的详细布线。 • 从详细布线设计中提取出实际时间延时信息
。 • 将提取出的实际时间延时信息反标注到
Design Compiler或者Primetime中。
第13页/共50页
• 使用Primetime进行版图后的静态时序分析。 • 在 Design Compiler中进行设计优化（如需要)
公司 布局布线工具: Dracula, Diva Cadence 公司 静态时序分析: Prime Time Synopsys 公司 测试： DFT Compile Synopsys 公司
第15页/共50页
3.2 ASIC开发流程步骤详细描述
在实际工作中，不同的设计团队可能拥有 不同的ASIC设计开发流程，但是这些不同的开 发流程只是在对设计流程的各个阶段命名时有 一些细微的差别。总的来说，ASIC设计的必要 步骤是缺一不可的。一个ASIC芯片的设计必须 要有一个团结合作的团队才能够完成。
第1页/共50页
集成电路设计与制造的主要流 程系 框架
统 需 求
设计
掩膜版
单晶、外 延材料
芯片制 造过程
芯片检测 封装 测试
第2页/共50页
3.1 ASIC设计流程介绍
下面我们来介绍ASIC设计的基本流程。 设计过程可分五个阶段： 第一阶段：项目策划 第二阶段：总体设计 第三阶段：详细设计和可测性设计 第四阶段：时序验证与版图设计 第五阶段：加工与完备
第8页/共50页
第五阶段：加工与完备 任务：联系生产加工，准备芯片的样片测试和应用 准备。 流程：工艺设计与生产--芯片测试--芯片应用。 输出：用户使用说明书。
。 • 将提取出的实际时间延时信息反标注到
Design Compiler或者Primetime中。
第13页/共50页
• 使用Primetime进行版图后的静态时序分析。 • 在 Design Compiler中进行设计优化（如需要)
公司 布局布线工具: Dracula, Diva Cadence 公司 静态时序分析: Prime Time Synopsys 公司 测试： DFT Compile Synopsys 公司
第15页/共50页
3.2 ASIC开发流程步骤详细描述
在实际工作中，不同的设计团队可能拥有 不同的ASIC设计开发流程，但是这些不同的开 发流程只是在对设计流程的各个阶段命名时有 一些细微的差别。总的来说，ASIC设计的必要 步骤是缺一不可的。一个ASIC芯片的设计必须 要有一个团结合作的团队才能够完成。
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集成电路设计与制造的主要流 程系 框架
统 需 求
设计
掩膜版
单晶、外 延材料
芯片制 造过程
芯片检测 封装 测试
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3.1 ASIC设计流程介绍
下面我们来介绍ASIC设计的基本流程。 设计过程可分五个阶段： 第一阶段：项目策划 第二阶段：总体设计 第三阶段：详细设计和可测性设计 第四阶段：时序验证与版图设计 第五阶段：加工与完备
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第五阶段：加工与完备 任务：联系生产加工，准备芯片的样片测试和应用 准备。 流程：工艺设计与生产--芯片测试--芯片应用。 输出：用户使用说明书。
4-反相器
1. 精度可控：转 反向器输入高、低电平定义 化为“数学问 题(字长)”， V OH 而不是“物理 V 问题（热噪 out V IH 声）” Slope = -1 V OH 2. 复杂性可控： Undefined 不同抽象层次 Region “分而治之” 3 可使用EDA 3. V IL 工具：自动综 合和布局布线 V Slope = -1 1 OL
State Key Lab of ASIC & Systems, Fudan University，Jinmei Lai
CMOS 反相器 VTC
V DD
I
Vout 2.5
G
V in i
S D
NMOS 截止 PMOS 线性
II
NMOS 饱和 PMOS 线性 NMOS 饱和 PMOS 饱和 NMOS 线性 PMOS 饱和
静态特性小结
要使数字电路能正确工作，噪声容限应该大于
零，并且越大越好。 在设计静态CMOS电路时，若希望使噪声容限 最大并得到对称的特性，PMOS尺寸选择要比 NMOS尺寸要大些 寸要大些 增加PMOS或NMOS宽度使VM分别移向VDD或 GND。这一特性在有不对称传输特性需求时十 这 特性在有不对称传输特性需求时十 分有用。 器件尺寸的变化对反相器的开关阈值只产生很 小的影响，要较大程度地改变阈值并不容易。 在设计中，要考虑PVT的变化对电路所带来的 影响，使得电路在各种条件下均可以可靠地工 作
充电
放电
State Key Lab of ASIC & Systems, Fudan University，Jinmei Lai
输入和输出波形的50％翻转点之间 的时间，人为的逻辑门质量指标 的时间 人为的 辑门质 指标.
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CMOS 反相器 VTC
V DD
I
Vout 2.5
G
V in i
S D
NMOS 截止 PMOS 线性
II
NMOS 饱和 PMOS 线性 NMOS 饱和 PMOS 饱和 NMOS 线性 PMOS 饱和
静态特性小结
要使数字电路能正确工作，噪声容限应该大于
零，并且越大越好。 在设计静态CMOS电路时，若希望使噪声容限 最大并得到对称的特性，PMOS尺寸选择要比 NMOS尺寸要大些 寸要大些 增加PMOS或NMOS宽度使VM分别移向VDD或 GND。这一特性在有不对称传输特性需求时十 这 特性在有不对称传输特性需求时十 分有用。 器件尺寸的变化对反相器的开关阈值只产生很 小的影响，要较大程度地改变阈值并不容易。 在设计中，要考虑PVT的变化对电路所带来的 影响，使得电路在各种条件下均可以可靠地工 作
充电
放电
State Key Lab of ASIC & Systems, Fudan University，Jinmei Lai
输入和输出波形的50％翻转点之间 的时间，人为的逻辑门质量指标 的时间 人为的 辑门质 指标.
复旦微电子模拟集成电路设计数模与模数转换器课件
并行数模转换器
电流按比例缩放DAC
上式中，分支电流按一定的缩放比例加权产生，例如是二进 制加权。
并行数模转换器
例1：二进制电阻加权DAC
反馈电阻用于确定DAC的增益，若RF = KR/2,
电阻的范围大：
非单调；速度快（寄生无关）
并行数模转换器
例2：R-2R梯形电路
R值相近，DAC单调，速度快。
定义最低有效位LSB：
LSB
Vref 2N
满刻度值（FS）：
满刻度范围：
数模转换器特性
量化噪声：有限精度转换器将模拟值进行数字化引入的固有 不确定性。等于无限精度DAC的模拟输出减去 有限精度DAC的模拟输出减去
DAC的动态范围：等于FSR和可分辨的最小值之比。
用分贝的形式：
数模转换器特性
DAC的信噪比：满刻度值和量化噪声均方根值之比
运放带宽的影响：若是过阻尼，则GB决定运算放大器的速度
若上例中运放的GB=1MHz。则： 假定理想输出等于Vref，则输出的稳定值为Vref的0.5LSB ： 设N=8
数模转换器测试
输入-输出测试：
输出频谱测试： 码型的基频纯度高 基准噪声小
数模转换器分类
开关阵列的编码：译码器，二进制（加权）和温度编码（不加 权）
并行数模转换器
电荷DAC的最大INL和DNL： 当只有第i个电容和Vref相连，则理想输出为
则第i位的INL： 最坏情况发生在i=1时：
二进制电容加权阵列的最坏DNL情 况发生在MSB变化时。 由等效电路，得：
并行数模转换器
电荷DAC的最大DNL：
为得到最坏情况，设C1=C+ΔC，其它电容为-ΔC。
对正弦波， 用分贝的形式：
《ASIC库设计》课件
安全系统ASIC库设计
要点一
安全系统ASIC库设计 概述
安全系统是保障信息安全的重要基础 设施，而ASIC库设计则是安全系统中 的关键技术之一。通过ASIC库设计， 可以实现高速、高可靠性的安全系统 。
要点二
安全系统ASIC库设计 流程
安全系统ASIC库设计流程包括算法分 析、硬件描述语言编写、电路设计、 仿真验证和版图绘制等步骤。其中， 算法分析和硬件描述语言编写是关键 步骤，需要充分考虑算法的硬件实现 和性能优化。
ASIC库的分类与特点
总结词
介绍ASIC库的分类方法、各类ASIC库的 特点和适用场景。
VS
详细描述
ASIC库可以根据不同的分类方法分为多 种类型，如按功能可以分为数字ASIC库 和模拟ASIC库；按工艺可以分为标准逻 辑ASIC库和全定制ASIC库。不同类型的 ASIC库具有不同的特点和使用场景。标 准逻辑ASIC库适用于快速原型设计和验 证，全定制ASIC库则能够提供更高的性 能和集成度。模拟ASIC库适用于信号处 理和传感器接口等应用，而标准单元库适 用于大规模生产和通用集成电路设计。
通信系统ASIC库设计
通信系统ASIC库设计概述
通信系统是实现信息传输和交换的重要基础设施，而ASIC库设计则是通信系统中的关键技术之一。通过ASIC库设计 ，可以实现高速、低误码率、低功耗的通信系统。
通信系统ASIC库设计流程
通信系统ASIC库设计流程包括协议分析、硬件描述语言编写、电路设计、仿真验证和版图绘制等步骤。其中，协议 分析和硬件描述语言编写是关键步骤，需要充分考虑协议的硬件实现和性能优化。
自动化布局布线技术
用计算机辅助设计工具自动完成集 成电路版图布局和布线的设计技术。
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复旦大学专用集成电路与系统实验室
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第四章 可编程ASIC 多路选择器型可编程逻辑单元结构--多路选择器型可编程逻辑单
元结构中基本的构成部分是多路选择器 (Mux)，它是利用多路开 关的特性来形成不同的逻辑功能。 例如具有选择输入s和输入信号a和b的多路开关，输出的f=sa+sb, 当置b为逻辑零时，多路开关实现与的功能:f=sa;当置a为逻辑1时， 多路开关实现或的功能，f=s+b。 Actel公司的Act系列器件的可编程逻辑单元采用MUX型结构。 图(4· 13)为Act-l的逻辑模块(称为LM)。它可以完成任何输 入为二变量的功能、大部分三变量功能及某些四变量功能。Act-l 的LM由三个两输入多路开关和一个或门成，共有八个输入和一个 输出，可以实现的函数为: ______ _ _ f=(S3+S4)(S1w+S1x)+(S3+S4)(S2y+S2z) 通过对输入变量进行不同的设置，可以实现7力种逻辑函数 多路开关型的LM结构其基本单元较小，结构简单，逻辑单元的利 用率高，但因此而需要大而复杂的连线资源
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第四章 可编程ASIC
传统PLD类型的可编程逻辑单元结构--现今流行的复杂
PLD即CPLD结构是从传统PLD结构演变而来的。以 Altera公司的MAX系列CPLD为例，它的宏单元中的逻 辑阵列是由可编程宽输入的与阵列和固定的或门及异 或门组成。我们知道，任意组合逻辑都可以用输入变 量的乘积项之和形式表示出来。因此这种AND-OR阵 列结构能够产生输入变量的任意组合逻辑。 MAX7000系列宏单元由逻辑阵列，乘积项,选择矩阵和 可编程触发器组成,可用较少的功能块来形成逻辑函数， 这样可以降低连线的规模，使连线延迟得到较好的控 制
SRAM编程技术 – SRAM编程技术是由静态存贮单元来实现编 程控制的。对芯片内阵列分布的SRAM加载 不同的配置数据，芯片可实现不同的逻辑功 能。 – 编程控制是用SRAM单元去控制传输门或多 路选择器，每个静态存储单元载入配置数据 中的一位，控制FPGA逻辑单元阵列中的一 个编程选择。采用SRAM编程技术可以重复 编程，且电路编程构造与再构造的速度很快
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第四章 可编程ASIC
4.1概述 – 可编程ASIC (FPGA,CPLD)特点
• • • • • 规模较大(几千门~几百万门) 适用于时序,组合等各种逻辑电路 大部分具有重复特性 设计周期短,风险小,设计费用低 现场和在系统编程
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4.2.2编程技术--可编程逻辑器件是通过可
编程开关来实现器件内部连线和逻辑功 能块的编程控制。习惯上把编程开关的 实现方法称为编程技术。
– 可编程ASIC的编程技术主要可分为
• 静态RAM (SRAM)编程技术 • 浮栅编程技术 • 反熔丝编程技术
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第四章 可编程ASIC
• 开关面积小，导通电阻低。 • 不需要附加PROM或EPROM，保密性好。
– 主要缺点是一次性编程，成本相对提高。
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第四章 可编程ASIC
反熔丝(Antituse)编程技术
– Actel公司的ACT系列FPGA采用反熔丝编程 技术。美国的QuickLogic公司及Xlinx8100系 列，也采用反熔丝技术。由于需求问题， Xlinx已放弃反熔丝技术，Cypress也不采用 反熔丝编程元件而要推出基于SRAM的产品。
• 基于查找表的逻辑单元结构 • 基于多路选择器的逻辑单元结构。 • 传统可编程阵列逻辑。
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第四章 可编程ASIC
可编程输入一输出块I/O提供外部封装腿
与内部逻辑块之间的接口。I/O的设计须 考虑许多要求
• 支持输入、输出、双向、集电极开路和三态输出 模式 • 与同一生产厂家的其它可编程ASIC系列芯片接 口 • 可根据需要选择高驱动能力高速或低功耗、低噪 声等等。 • 要求1/0块能兼容多个电压标准
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第四章 可编程ASIC
基于查找表型(LUT)可编程逻辑单元结构--基于
查找表型可编程逻辑单元结构的器件，其组合 逻辑功能是通过“查找表”来实现的。查找表 LUT是利用数字存储技术将逻辑功能真值表存 储起来，通过“查表”方式实现逻辑功能 查找表型结构的优点是可以构成相当大的逻辑。 目前采用这种结构的产品有Xlinx的XC3000， XC4000，XC5000系列及Spartan系列和Virtex系 列;Altera的FLEX10K，FLEX8K，FLEX6000系 列;APEX20K系列也具有LUT结构。
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第四章 可编程ASIC
可编程连线资源提供逻辑功能块与逻辑
功能块之间及逻辑功能块与I/O之间的连 线。
– 连线资源的延迟特性直接影响芯片的性能。 按布线延迟可否预先估算，可编程互连资源 可分为统计型和确造型二类
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第四章 可编程ASIC
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第四章 可编程ASIC
浮栅编程技术
– 浮栅编程技术包括EPROM、EEROM及闪速存储器 (Flash Memory)。这三种存储器都是用悬浮栅存储 电荷的方法来保存编程数据的，因此在断电时，存 储的数据不会丢失 – 浮栅编程技术具有可擦除性，电路可再构造，并且 可作为非丢失器件，在掉电后仍能保持编程数据， 不需要外接永久性存储器。 – 浮栅编程技术的工艺较复朵，功耗比较高。 – 浮栅编程技术的主要产品是Altera公司的Classic和 MAX系列产品，Latice，AMD公司的产品也采用浮 栅编程技术，Xlinx的CPLD产品采用FastFlash技术。
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第四章 可编程ASIC
传统PLD类型的可编程逻辑单元结构--现今流行的复杂PLD即
CPLD结构是从传统PLD结构演变而来的。以Altera公司的MAX系 列CPLD为例，它的宏单元中的逻辑阵列是由可编程宽输入的与 阵列和固定的或门及异或门组成。我们知道，任意组合逻辑都可 以用输入变量的乘积项之和形式表示出来。因此这种AND-OR阵 列结构能够产生输入变量的任意组合逻辑。 MAX7000系列宏单元由逻辑阵列，乘积项,选择矩阵和可编程触 发器组成,可用较少的功能块来形成逻辑函数，这样可以降低连线 的规模，使连线延迟得到较好的控制 这类结构的缺点是输入端有效利用率不可能很高，导致芯片面积 利用率的降低。同时CPLD结构的乘积项阵列用到线与结构和上 拉电阻，故增加了静态功耗。
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第四章 可编程ASIC
例子:用查找表结构实现一位全加器的方法。一位全加
器有三个输入Ao，Bo和进位输入Ci;有二个输出:和数 输出So和进位输出Co。其逻辑方程为: So=Ao+Bo+Co，Co=AoCi+BoCi+AoBo 用查找表结构实现一位全加器，要求查找表有三个 以上的输入端和二个以上的输出端。若选用XC3000系 列可将原来五输入的32xl SRAM分成两个16x1的存储 器;每个存储器只用1半，即用两个三输入的8X1存储器 分别存入So，Co的值。 如果选用含有四输入查找表的系列实现一位分加器， 需要用二个四输入16Xl SRAM，每个存贮器也只用1半。
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第四章 可编程ASIC
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第四章 可编程ASIC
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第四章 可编程ASIC
4.2.3可编程逻辑单元结构 – 可编程逻辑单元是可编程ASIC的核心，是 可编程ASlC器件实现各种逻辑功能的基础， 目前可编程ASIC的逻辑单元结构主要有以 下几类: – 基于查找表LUT(Look-up-Table)的结构 – 基于多路选择器 (MUX)的结构 – 基于传统PLD结构的可编程逻辑单元
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第四章 可编程ASIC
4.1概述 – 可编程逻辑器件 (programable Logic Device) 简称PLD
• • • • • 70年代 PROM, PLA, PAL 80年代初 GAL Latice 公司 84年 EPLD (CPLD) Altera 公司 85年 FPGA Xilinx 公司 90年代 0.18um, 1.8V, 5~6层布线,几百万门, 速度200MHz,内部RAM, 片内DLL,丰 富的布线资源. 强大的EDA软件和IP 支持,朝高速,高密度,低功耗,大容量 方向发展
现相同功能时每次实现相同的布线模式。所以这类 PLD器件布线延迟特性是确定的。 Altera公司器件属确定型互连结构。图 (4· 为 16) MAX7000 系列器件的结构示意图。其PIA (Programmable Interconnect Array)可编程互连阵列为全 局总线可编程通道，通过编程将各逻辑阵列块相互连 接构成所需的逻辑。MAX7000的所有专用输入，I/0控 制和宏单元输出均馈送到PIA，PIA把这些信号送到整 个器件内的各个地方。PIA好象一个巨大的开关块。它 使得一个LAB的输出很方便地与另一个LAB 的输入相 连。并且通过固定的开关数，使得布线与延迟计算变 得非常简单，并且确定。
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第四章 可编程ASIC
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第四章 可编程ASIC
– 采用SRAM 编程技术时，通常将一定格式的 配置数据存放于ASIC芯片外附加的PROM或 EPROM中，在系统加电进行配置时，将配 置数据加入ASIC芯片内的SRAM单元中，亦 可由微处理器控制，直接将数据加载SRAM 单元中 – 目前采用SRAM编程技术的ASIC产品，主要 有XilinxFPGA各个系列，AlteraFLEX各个系 列和APEX系列的产品以及AT&T公司的 DRCA系列产品等。Actel的系统可编程门阵 列 (SPGA)也采用了SRAM编程技术