Allegro PCB Editor如何绕等长
Allegro设置差分线和等长的方法
Allegro设置差分线和等长的方法
方法一：
1、Logic -->Assign Differential Pair
2、在弹出的对话框里选择需要添加的差分对，点击Add按钮，即可添加。
方法二：
1、Setup -->Constraints -->Electrical
2、选择Net,然后在Objects-->Create-->Differential Pair
3、在弹出的对话框里选择需要添加的差分对，点击Create按钮
设置完差分对后，需要设置其约束规则，方法如下：
1、Setup -->Constraints -->Electrical-->Physical-->Physical Constraint Set-->All Layers
2、初始默认的有一个DEFAULT规则，右击DEFAULT，选择Create -->Physical CSet
4、弹出对话框，在Physical CSet 栏写上规则名称（建议根据差分线的阻抗描写，例：DIFF100），点击OK，可以看到多了一行PCS。
5、设置好规则项后，就可以在这项规则里设置线宽、线间距、过孔等参数
6、在Net 一栏看到有已经设好的差分线，在Referenced physical CSet 选项下选择刚设好的规则。
做内层PCB不仅要会绕等长,你还应该了解哪些？
做内层PCB不仅要会绕等长，你还应该了解哪些？经常画高速板的同学都知道，10个高速板有9个要绕等长，而且内存出现的频率尤其频繁，整的现在画板子不绕两下都有点不习惯。
好在上期给大家介绍了几种快的不能再快的绕等长的方法，用allegro绕等长还是非常任性的。
看看下图，多么漂亮，整齐，干净，密密麻麻绕的像一根根肠子似的等长线。
内存在高速板中的频繁出现，意味着PCB工程师必须掌握内存的PCB设计，而且还得熟练的掌握，要会对各种信号进行分组，要会选用拓扑结构，要会布局，要会设等长规则......当然还得会绕等长。
根据小编多年跳槽面试的经验，内存的设计要求也是经常会被问到的问题之一，10个面试官有9个会问，而你对答的好坏或者回答问题的深度直接影响到面试官对你的整体印象。
以DDR3为例，一般的同学可能会从这些方面去回答：布局：1.考虑BGA可维修性：BGA周边器件5MM禁布，最小3mm；2.DFM 可靠性：按照相关的工艺要求，布局时器件与器件间满足DFM的间距要求；且考虑元件摆放的美观性；3.绝对等长是否满足要求，相对长度是否容易实现：布局时需要确认长度限制，及时序要求，留有足够的绕等长空间；4.滤波电容、上拉电阻的位置等：滤波电容靠近各个PIN放置，储能电容均匀放置在芯片周边（在电源平面路径上）；上拉电阻按要求放置(布线长度小于500mil）。
布线：1.特征阻抗：单线50欧姆，差分100欧姆；2.数据线每11根（D0~D7，DM0,DQS0+/-），（D8~D15， DM1,DQS1+/-）....以此类推.同组同层，优先以地为参考平面，中间不能夹杂其他任何信号；3.所有信号线少换层，尤其是数据线、时钟线不超过2个过孔，所有信号线间距至少满足3W原则；。
allegro等长线设置(memory)
Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06009Author :SOFERCreate Date :2005-8-30Rev :1.00布线规则要求走线托扑结构：等长要求：1，走线长度为匹配电阻两端走线长的相加（A＋B）2，需要考虑北桥芯片内部长度（P）3，等长为：P+A+B长度误差50Mil（组内）术语：XNet上图中A和B两个网络通过一个电阻连接，这种情况两个网络通过一个电阻或电容、电感连接在Cadence里我们称一个XNet。
（X：eXtend）操作步骤：1，设置电阻的模型，模型设置好了软件自动会把A，B看成一个XNet。
a)菜单：Analyze>SI/EMI Sim> Model…，出现警告直接点Yes.b)找到电阻或排阻的DevType Value，如下图：注意：在这界面下可以直接在PCB板子点击器件，模型界面下会自动跳到该器件DevType地方。
选中上面的RN_8P_rn_8p是所有的排阻，而下面的RN*是具体的某个排阻。
c)点击Create Model…，选择Create ESpiceDevice model，OKd)出现模型参数窗体，输入Value和Pin顺序，点击OK.如果排阻Pin顺序是这样排列的：那Single Pin顺序输入为：1 8 2 7 3 6 4 5，注意数字中间为空格。
e)完成模型设置后，有show element来查看Net属性，在Net name下面会多一个XNet名字，这表示XNet已经设置好了。
2，在Constraint Manager中设置等长a)菜单Setup>Electrical Constraint Spreadsheet或者直接点击工具栏启动Constraint Manager。
b)点击展开左边的Net>Routing>Relative Propagation Delay，右边出现整个板子上所有的网络，直接选中需要设置等长的某个网络，然后点击右键，在下拉菜单中选择SigXplorer…启动Topology Editorc)选择菜单Set>Constraint，出现下面窗体：Rule Name：等长规则名字，这里可以随便输入，不过最好方便辨认From：开始PinTo：结束PinScope：规则适应范围Local：使用与本网络Global：适用与所有Delta Type：Delta匹配类型，Delta为与基准线对比值，如果一组线要求等长，我们可以把Delta设None，或把Delta值设为0。
Allegro操作说明（中文）Word文档
Allegro操作说明（中⽂）Word⽂档26、⾮电⽓引脚零件的制作1、建圆形钻孔：（1）、parameter：没有电器属性（non-plated）（2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
注意：regular pad要⽐drill hole⼤⼀点27、Allegro建⽴电路板板框步骤：1、设置绘图区参数，包括单位，⼤⼩。
2、定义outline区域3、定义route keepin区域（可使⽤Z-copy操作）4、定义package keepin区域5、添加定位孔28、Allegro定义层叠结构对于最简单的四层板，只需要添加电源层和底层，步骤如下：1、Setup –> cross-section2、添加层，电源层和地层都要设置为plane，同时还要在电⽓层之间加⼊电介质，⼀般为FR-43、指定电源层和地层都为负⽚（negtive）4、设置完成可以再Visibility看到多出了两层：GND和POWER5、铺铜（可以放到布局后再做）6、z-copy –> find⾯板选shape（因为铺铜是shape）–> option⾯板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜7、相同的⽅法完成POWER层覆铜Allegro⽣成⽹表1、重新⽣成索引编号：tools –> annotate2、DRC检查：tools –> Design Rules Check，查看session log。
3、⽣成⽹表：tools –> create netlist，产⽣的⽹表会保存到allegro⽂件夹，可以看⼀下session log内容。
29、Allegro导⼊⽹表1、file –> import –> logic –> design entry CIS（这⾥有⼀些选项可以设置导⼊⽹表对当前设计的影响）2、选择⽹表路径，在allegro⽂件夹。
Allegro如何绕弧线的等长和对内操作指导
Allegro如何绕弧线的等长和对内操作指导Allegro不仅支持45度，90度还支持弧形走线，类似下图当需要绕弧线等长的时候可以如下操作1.选择Delay Tune命令2.Corners选择FullArc3.选中需要绕的线就会出现弧线This section is describe what the function allegro have ,helpfully could let user know more about allegroAllegro Design and Analysis includes design authoringPCB layout and Library and Design Data ManagementWith. It can ensure the end-to-end design of PCB with high quality and efficiencyRealize smooth data transfer between tools, shorten PCB design cycle, and shorten productMarket time1. Design authoringProvide a flexible logic constraint driven flow, management design rules, network hierarchy,Bus and differential pair.1.1.1 Main features and functionsThrough hierarchical and design "derivation" function, improve the original of complex designMap editing efficiency.Powerful CIS helps users quickly determine part selection and accelerate design flowAnd reduce project cost.1.2.1 Main featuresSchematic designers and PCB design engineers can work in parallel. Advanced design efficiency improves functions, such as copying the previous schematic design Select multiplexing with or by page. Seamless integration into pre simulation and signal analysis.1.2.2 Main FunctionsProvide schematic diagram and HDL/Verilog design input.Assign and manage high-speed design rules.Support netclasses, buses, extension networks and differential pairs. Powerful library creation and management functions.Allows synchronization of logical and physical designs.Realize multi-user parallel development and version control.Pre integration simulation and signal analysis.Support customizable user interface and enterprise customization development.1.3 o Allegro n Design Publisher1.3.1 Main Features and FunctionsAllows you to share designs with others using PDF files.The entire design is represented in a single, compact PDF format. Improve design readability.Provide content control - users can select the content to be published.1.4 Allegro A FPGA m System Planner1 1.4.1 Main features and functionsComplete and scalable FPGA/PCB collaborative design technology for ideal "Design and correct "pin assignment.Scalable FPGA/PCB protocol from OrCAD Capture to Allegro GXLSame as the design solution.Shorten the optimization pin allocation time and accelerate the PCB design cycle.2. B PCB layoutIt provides expandable and easy to use PCB design (including RFPCB) Then drive PCB design solution. It also includes innovative new automatic deliveryMutual technology can effectively improve the wiring of high-speed interfaces; Apply EDMD (IDX) mode, which makes ECAD/MCAD work smoothly; Execute modern industry standard IPC-2581,Ensure that the design data is simply and high-quality transferred to the downstream link.2.1.1 Main featuresSpeed up the design process from layout, wiring to manufacturing. Including powerful functions, such as design zoning, RF design functions and global design rules Stroke.It can improve productivity and help engineers to quickly move up to mass production* g- M4 G8 |6 }9 k7 G2.1.2 Main FunctionsProvide scalable full function PCB design solutions.Enable constraint driven design processes to reduce design iterations. Integrated DesignTrueDFM technology provides real-time DFM inspection. Provide a single, consistent context for management.Minimize design iterations and reduce overall Flex and rigid flexible designCost, and has advanced rigid and flexible design functions.Realize dynamic concurrent team design capability, shorten design cycle,and greatly reduceTime spent in routing, winding and optimization.Provide integrated RF/analog design and mixed signal design environment. Provides interactive layout and component placement.Provide design partitions for large distributed development teams. Realize real-time, interactive push editing of routing.It is allowed to use dynamic copper sheet technology to edit and update in real time.Manage netscheduling, timing, crosstalk, routing by designated layer and area Bundle.Provide proven PCB routing technology for automatic routing.Realize hierarchical route planning and accelerate the completion of design.Shorten interconnect planning and cabling time for high-speed interface intensive design.Provide a comprehensive, powerful and easy-to-use tool suite to help designersEfficient and successful manufacturing switch: DFM Checker is aimed at the company/manufacturerReview the specific rules of manufacturing partners; Used to reduce manufacturing and assembly documentsThe document editing time of the file can reach 70%; The panel editor will assemble the panel designThe intention is communicated to the manufacturing partners; Output design data in various manufacturing formats.3. y Library d and n Design a Data ManagementFor cost-effective projects that need to be delivered on time, it is easy to obtainCurrent component information and design data are critical. library and designData management is a collaborative control of the company's internal cooperation and design processAdvanced functions are provided. As the design cycle shortens and the complexity increases, youThere must be a design approach that increases predictability and accelerates design turnaround.3.1.1 Main featuresReduce time and optimize library development related resources. Improve the precision in the process of parts manufacturing. Q9 b3.1.2 Main functionsReduce time and optimize library development and validation through integrated creation and validation processes Certification related resources.A simple method to develop devices with large pin count can shortenthe time from a few days to A few minutes.Powerful graphic editor supports custom shape and spreadsheet import forSchematic symbols are created to ensure the reliability and integrity of data.Supports the import of part information from general industry formats, allowing rapid creation and Update part information.Common library development environment supporting schematic tools from different suppliers, including Mentor Graphics Design Architect and Mentor Graphics Viewdraw。
Allegro中等长设置方法
创建模型：
如果排阻PinNumber顺序是这样的，则：
注：Pin Number与Pin Number之间有空格
创建模型：
d）完成模型设置后，查看这个排阻的Net属性，在Net name下面会多 一个Net名字，这表示Xnet已经创建好了。
导入PACAGE长度：
1、File->Import->Pin Delay：
2、Pin Delay File是芯片厂提供的 文件，因没有这一文件，暂时没法演示。
等长规则应用：
i)完成的效果，如下图：
总结
这是通过模型来设置等长规则的一种 方法，如果Xnet已经创建好了，则在 Constraint Manager一样可以设置，会 更方便，之所以提出这种方法，只是多 一种选择，当匹配比较复杂的时候，模 型创建就相对复杂
设置等长规则：
设置等长规则：
设置等长规则：
c)选择菜单Set->Constraints，出现如下窗体：
设置等长规则：
Rule Name：等长规则名字，这里可以随便输入，不过最好方便辨认 From：开始Pin To：结束Pin Scope：规则适应范围
Local：适用本网络 Global：适用所有网络 Bus：适用所在Bus Class： 适用所在Class Delta Type：Delta匹配类型，Delta为与基准线对比值，如果一组线要 求等长，我们可以把Delta设为None，或把Delta值设为0 Delay: 延迟 Length：长度，一般都设长度 Delta: 设定值 Tol Type: 误差类型 Tolerance: 误差范围。
f)在Constraint Manager中就有更新提示：
allegro等长设置总结.doc
对于专业的PCB layoutlay比较复杂PCB就亲自操刀，allegro当时向他们讲解如何操作，于是就准备亲自动手整理一开始之前，如果信号线长度差别较大，对应的延时就会有较大的差别，关于误差值，DDR2BUS CM，进行CM的DDR28BUS选中信号---右键选择create---BUSBUS OK BUSBUSBUSBUS BUS1.BUS SiXplorer…2.3.1Rel Prop Delayrule name From和ToFrom和To.Delta和Tolerance就是误差长度，如0mil和25mil，50mil，信号线和参考基准信号线25milAdd—Apply—OK.CM File---update CM.constraint manager.1.回到CM rule nameBUS name的MGrp2.MGrp的name，右键analyzelength，升序or降序，1.delay tune2.1.BUS中的信号的模型不一样，如MGrp2.BUS rule name建的rule name MGrp 关于XnetXnetXnet1.Analyze>SI/EMI Sim>Model…DC net，直接YesModel2.model Detype value/refdes3.点选create mode…4.okModenameCircuit typeSingle pins116pin，就连着，接着215相当于另一个电阻…pin number之间用空格隔开，如1和1616和22和15之间…net的property Member of XNet:…XnetPin Pair1.在BUS create---pin pairok net pin pair netppr pin pair2.match group MGrp BUS中所有的ppr，右键create...membership3.MGrp就ok4.set target有时，Pin pin type，pin type，pin pair1，Edit>Properties…2，在Find栏位中勾选Pin3，在PCB中选中需要修改Pin Type的Pin4，Edited by Kevin2013/11/10。
Allegro线宽、间距、等长、差分
A llegro 中的约束规则设置Allegrophan 刚好五个字w w w .pc b b b s .c o m修订记录日期版本描述作者2008-12V1.0初版，学完的总结。
适用于Cadence 15.5版本。
Allegrophan 2009-09-08V1.1小改，修改部分措辞Allegrophan 2009-10-14V1.2小改，更正、修改几个错漏之处。
添加一些说明性文字。
感谢群里的佳猪、梦姑娘等朋友的指正！Allegrophanw w w .p c b b b s .c o m目录一：Physical （Line/vias ）rule 物理特性（线宽和过孔）约束设置：.............41）“Set values”设置约束特征值....................................................................52）“Attach property ”绑定约束.....................................................................63）“Assignment table ”约束规则分配........................................................8二“Spacing rule”间距约束设置...........................................................................91）“Set values ”设置约束特征值................................................................92）“Attach property ”绑定约束.................................................................103）“Assignment table ”约束规则分配......................................................11三Constraint areas 区域约束设置......................................................................12四Allegro 中走线长度的设置............................................................................131）差分线等长设置......................................................................................132）一组Net 等长..........................................................................................163）XNet 等长................................................................................................17w w w .p c b b b s .c o m线宽、线距、区域的约束主要在“Constraints Sys ”中设置，点击“Setup/Constraints ”或点击图标打开“Constraints Sys ”窗口，如下：“Constraints Sys ”窗口分两个级别，第一级别有两类：Standard design rules 和Exte Extended nded design rules 。
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Allegro PCB Editor如何绕等长
在高速PCB设计中，解决信号完整性中相对传输延迟最通常的做法就是对关键信号进行绕等长处理！该解决方案就是来看怎么在PCB Editor中实现绕等长布线。
关键字： cadence、cadence PCB SI、相对传输延迟、等长
◆上海库源电气科技有限公司
◆PSpice技术支持中心:
◆技术支持热线：4006-535-525
◆Mail: support@
◆Web：
2012-6-18
Allegro PCB Editor绕等长布线
所需软件：Cadence PCB Editor
在开始真正绕等长的步骤之前需要我们解答两个问题：
1、需不需要绕等长？
只有高速信号才会产生信号匹配的问题，才需要绕等长，一般界定速度超过100M或者信号上升时间小于50ps的为高速信号。
2、为什么要绕等长？
由上面简图可以看到，由于信号速度很快，如果同组信号（比如地址线）之间传输延迟相差太大，发送端的信号传送到接收端时就会产生bit位错误或者在接收端无法达到足够的建立保持时间而导致接收端无法正确接收发送端的信号，对同组线要约束其相对传输延迟，所以才要绕等长使同组线间传输延迟在一定的范围内，保证信号正确传输。
步骤：
1、使用PCB Editor打开工程文件。
2、打开约束管理器，在相应网络上右击，选择“SigXplorer”提取需要设置等长的拓扑结
构
3、提取拓扑结构，在“SigXplorer”中设置约束并返回到PCB中，
红框中是设置约束规则的快捷键，为返回约束的快捷键。
图中最大红框的位置是设置拓扑约束的对话框。
在“Pins/Tees”中选择需要设置等长约束的起始Pin和终止Pin，因为本例中提取拓扑结构时是一束总线，所以本例中“From”处选择“ALL DRVRS”，“TO”处选择“ALL RCVRS”，意为对提取的这束线的所有发送端到接收端设置约束，在“Delta Type”中选择约束用的单位（时间，或者长度）。
然后在Delta中输入本束线中所有线之间的误差值，在“Tol Type”中输入基于这个“Delta”值的误差值的单位。
“Tolerance”是在“Delta”基础上的误差值。
4、返回约束时会在约束管理器中弹出提示窗口，接受以后，约束管理器会自动创建匹配
组（match group）。
规则设置完成之后即可运行“delay tune”命令进行绕等长线操作。
5、除了提取网络拓扑结构使用SigXplorer来设置约束并返回PCB Editor这种方法来设置
等长之外，还可以通过手动创建“pin pair”的方式来创建“match group”。
6、在约束管理器中在想要设置等长约束的网络上右击创建“pin pair”
7、对所有需要设置等长的网络设置完“pin pair”以后选中所有“pin pair”右击，创建“match
group”。
8、创建完匹配组后，即可直接在约束管理器中设置匹配约束。
约束管理器中的选项可以参照前面第三步中各个选项的含义填写，当“Actual”与“Margin”变绿即为满足了设置的约束条件。