电子技术课程设计报告模板(1)

>电子技术课程设计—:学生姓名史宇浩学号 11专业年级通信工程16级班级通信工程1班指导教师赵子龙刘备学院机电工程学院】2017年 07月 10 日设计要求最小增益为21倍，最大增益为41倍。

图3-5 主放大器电路50Hz陷波器的设计心电信号测量过程中，比较容易受50Hz的工频干扰，如图3-6所示。

所以在信号通道中，最好插人50 Hz陷波器，以抑制干扰的影响。

[图3-6 受50Hz工频干扰的心电信号陷波器即带阻滤波器一般有两种形式，二种是由双T网络和运放组成，另一种是由带通滤波器和相加器组成。

双T网络和运放组成带阻滤波器通过引入正反馈提高Q值，但是它存在调谐不方便的缺点，须严格控制元件的参数，以确保足够的调谐精度和合理的陷波深度，采用1%精度误差的元件参数，在陷波频率点大约可以获得-40～-60dB的陷波能力。

多路反馈有源二阶带通滤波器（MFBP）主要特点是元器件的数量少，由于存在很强的负反馈，Q值对元件变化的灵敏度较低，故可工作在高Q值的情况下。

因此本设计选用由带通滤波器和相加器组成带阻滤波器，电路如图3-7所示，其中A1为带通滤波器，A2为相加器。

图3-7 由带通滤波器和相加器构成的带阻滤波器带电路）输入电阻被分为R 4和R 5两个电阻，形成一个分压器，使得电路的增益和中心频率可以被控制。

MFBP 带通滤波器可以，允许对Q 值、Au 和f 0 进行独立调节，而且带宽和增益因子与R 5无关，因此，R 6可以用来调节中心频率和增益Au ，而不会影响带宽0.72f ∆。

带通滤波器的传递函数为：016()2244545()()()2(1)u BP i U s SR CA s R U s S R R C SR C R ==+++得频率特性方程为.00()00()1()u BP iU A A j U jQ ωωωωω==-++其幅频特性为()2200()1()u BP A A Q ωωωωω=++其相频特性为。

00()arctan ()Q ωωϕωπωω⎡⎤=--+⎢⎥⎣⎦式中，谐振增益为6402R R A =4052002R A R Q A =-根据设计要求，取050f Hz =，0.724f Hz ∆≈，增益1u A =，并设R 6=2R 4，0.22C F μ=试估算电路参数。

MFBP 仿真电路形式如图3-8所示，仿真电路波形如图3-9所示，带通幅频特性如图3-10所示。

{12VXSC1Tektronix1234TGP XFG1XBP1INOUTR5R4R6U2ALM324AD321141C10.22µFC20.22µF-12V图3-8 MFBP 仿真电路图3-9 MFBP 仿真电路波形图3-10 MFBP仿真电路带通幅频特性带阻滤波器的传递函数()uA BR为：07()()6()(1)()u BR u BPiU s RA AU s R==-+~50Hz陷波器仿真电路波形如图3-11所示，仿真电路波形如图3-12所示，带阻幅频特性如图3-13所示。

12VXSC1Tektronix1234TGPXFG1XBP1IN OUTR5R4R6C10.22µFC20.22µF-12VR910kΩR810kΩR710kΩR1010kΩU2BLM324AD561147U2CLM324AD1091148图3-11 50Hz陷波器仿真电路图3-12 50Hz陷波器仿真电路波形图3-13 50Hz陷波器仿真电路带阻幅频特性）脉冲整形电路的设计在数字电路中，常常需要各种脉冲波形，这些脉冲波形的获取方法主要有两种：一种是通过整形电路对已有的非脉冲波形进行变换获取；另一种则是利用脉冲信号产生器（即多谐振荡器）直接获取。

在脉冲整形电路中，最常用的两类整形电路是施密特触发器（Schmitt Trigger）和单稳态触发器电路。

施密特触发器主要用于将变化缓慢的或快速变化的非矩形脉冲变换成上升沿和下降沿都变得陡峭的矩形脉冲，而单稳态触发器则是主要用以宽度不符合要求的脉冲变换成符合要求的矩形脉冲。

施密特触发器由于施密特触发器具有滞回特性，所以可用于抗干扰。

图3-14用施密特触发器对脉冲整形555定时器是一种将模拟和数字电路结合的多用途单片集成电路，只要其外部配接少量阻容元件就可以构成施密特触发器、单稳态触发器和多谐振荡器等。

555定时器由3个阻值为5kΩ的电阻组成的分压器、两个电压比较器A1和A2、基本RS 触发器、放电三极管T1和缓冲反相器N1组成，如图3-15所示，功能表如表3-1所示。

>图3-15 555定时器功能框图表3-1 555定时器功能表由555定时器构成的施密特触发器完成对信号调理电路输出的模拟信号整形，电路如图4-16所示。

用R11与R12等值电阻把TH、TR端直流电位平移于VCC二分之一处，通过C3耦合加入交流输入电压。

C4的作用是防止干扰电压加到CV端，以避免改变脉宽。

>图3-16 555定时器构成的施密特触发器由图3-16所示的555定时器构成的施密特触发器的仿真电路可知，该施密特触发器的正向阈值电压（上触发电平）为：225 3.33()33T P CC U U V V +===⨯≈/反向阈值电压（上触发电平）为：115 1.70()33T N CC U U V V -===⨯≈由图3-16所示的555定时器构成的施密特触发器的仿真波形可知，在输入电压V CC 的三分之二、V CC 的三分之一两点上，输出电压翻转变化，输入端直流电位正好处于两点的中心值上，只要输入电压峰峰值大于V CC 的三分之一，输出就可得到重复频率相同而相位相反的方波或脉冲电压信号。

VCC OUTU3555_TIMER_RATEDGNDDIS RST THR CONTRI R11100kΩ5.0VXFG1C40.01µFXSC1Tektronix1234TGP R12100kΩC31µF图3-17 555定时器构成的施密特触发器仿真电路！图3-18 555定时器构成的施密特触发器仿真波形锁相倍频电路的设计采用CC4046构成的锁相倍频电路，其倍率N=100。

这只要在锁相的VCO输出端（4脚）与鉴相器PC2的输人端（3脚）之间插人N分频器即可。

详图如图3-19、图3-20所示。

锁相环的关键外围元件是确定VCO的定时元件R13、R14、C5。

如果要求VCO的最低振荡频率fomin = 0 Hz，就必须将第12脚开路，即R14→ ∞。

否则f omin≥ 0 Hz。

R15、R16、C6组成RC低通滤波器。

适当减小C6的容量可提高f omax值，但C6不得小于20pF，以免VCO因充电不足而停振。

适当增大的容量可减低f omin值。

C6的容量不能太小，否则当R14 → ∞时f omin降不到零，而是维持几十至上百赫兹的低频振荡。

其原因是VCO的控制电压Vd的波形中伴有低频自激振荡，致使VCO失控。

这时只需要增大C6的容量，Vd恢复平滑变化的直流电压，即可滤除低频干扰。

第5脚是VCO的禁止端，当第5脚置“1”时，VCO停止工作，置“0”时，VCO工作。

输人信号加到锁相环鉴相器的一个输人端（14脚），VCO输出经N分频后的信号频率为f/N，并加到鉴相器另一个输人端。

第4脚是VCO的输出端。

<PD2f i÷N VCOf 0=Nf if 0/N 1431391161247R15R16R13R14C5C6图3-19 CD4046锁相倍频电路CD4046的详细工作原理比较复杂，下面仅对所用到的外部使用功能作描述，并结合图4-19 VCO在不同参数下的特性，介绍其外围元件参数的设计。

VCO的自由振荡频率设计（R13、R14、C5等元件的选择）应使f0 /N与f i之差落在锁相环的捕捉范围之内，否则会失锁。

设VDD=5V，f i（平均）=80次/分=，最小为f min=50 次/分=，f imax=150次/分=。

100倍频后，压控振荡器VCO输出频率f0 =100f i（平均）=，f omin=，f omax=100×=250Hz。

根据f omin和f omax来确定VCO的定时元件R13、R14、C5。

最低查曲线如图5-21 (a) 所示，得f omax =时，R2=∞，C5=1μF。

选R13=20kΩ。

环路滤波器由R15、R16、C6组成，一般取R3=470kΩ，R4=47 kΩ，C2=220nF。

图3-20CD4046 VCO在不同参数下的特性—(a)C1、R2与f omin的关系 (b)f omax/f omin与R2/R1的关系图3-21 锁相倍频电路100分频电路采用双BCD同步加计数器CD4518，在一个封装中含有两个相同的二/十进制计数器，引脚功能如下：1CP、2CP：时钟输入端；1CR、2CR：清除端；1EN、2EN：计数允许控制端；1Q0～1Q03：计数器输出端；2Q0～2Q03：计数器输出端，其电路如图4-22所示。

CD4518控制功能：CD4518有两个时钟输入端CP和EN，若用时钟上升沿触发，信号由CP 输入，此时EN端为高电平“1”，若用时钟下降沿触发，信号由EN输入，此时，CP端为低电平“0”，同时复位端Cr也保持低电平“0”，只有满足了这些条件，电路才会处于计数状态，否则不能工作。

将数片CD4518串行级联时，经管每片CD4518署并行计数，但就整体而言已变成串行计数了。

需要指出，CD4518未设置进位端，但可以利用Q4做输出端。

若将第一级的Q4端接到第二级的CP端，结果发现计数变成“缝八进一”了，原因在于Q4是在CP作用下产生正跳变的，其下降沿不能进位脉冲，只是其下降沿才是“缝十进一”的进位信号。

正确的接法应是将低位的Q4端接高位的EN端，高位计数器的CP端接VSS。

仿真电路如图3-21，波形图3-23所示。

.图3-22 锁相倍频电路仿真电路图3-23 锁相倍频电路仿真波形/{3 装配与调试信号调理电路装配按照计算机仿真已达到的指标的电路，分别在万能板上完成信号调理电路、整形电路和倍频电路的焊接与装配。

图4-1 元器件面布局效果图！。